- 在通信机等所使用的振荡电路，其所要求的频率范围要广，且频率的稳定度要高。
无论多好的LC振荡电路，其频率的稳定度，都无法与晶体振荡电路比较。但是，晶体振荡器除了可以使用数字电路分频以外，其频率几乎无法
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PLL 电路设计 原理
- 电路的功能如果要求振荡频率准确、稳定度好，采用石英晶体振荡器作本振的PLL合成振荡电路是比较合适的。但本电路采用了C-MOS型的PLL IC（4046），VCO输出为方波，能以1KHZ为一级在1KHZ~399KHZ范围内连续变化。全部采
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PLL 合成 振荡 电路 399KHZ 稳定 晶体 振荡器 等效 频率
- 电路的功能很多电路都要求把频率准确地倍增，使用PLL电路可很容易组成满足这种要求的电路。例如主振频率为1KHZ，若使用倍增器内插10个脉冲，可变成10KHZ的脉冲信号。在VCO中，即使主振频率发生变化，也能获得跟踪主振
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PLL 10 IC的 锁相环
- ADI全球领先的高性能信号处理解决方案供应商，和提供覆盖整个 RF 信号链的 RF IC 功能模块的全球领导者，最近宣布发布 ADIsimPLL(TM) 3.3版 ( http://www.analog.com/adisimpll )，这是其大获成功的锁相环 (PLL) 电路设计和评估工具的最新版本。ADIsimPLL 3.3版 ( http://www.analog.com/adisimpll ) 可协助用户对采用 ADI PLL 频率合成器 ( http://www.analog.com/zh/p
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ADI PLL 频率合成器
- 频率源可以说是一个通信系统的心脏，心脏的好坏很大程度上决定着一个机体的健康状况，而锁相环又是频率源的主要组成部分，因此性能优异的锁相环芯片对于通信系统来说是非常重要的。
锁相环的相位噪声对电子设备和电子系统的性能影响很大。从频域看它分布在载波信号两旁按幂律谱分布，无论做发射激励信号，还是接收机本振信号以及各种频率基准时，这些相位噪声将在解调过程中都会和信号一样出现在解调终端，引起基带信噪比下降，误码率增加。
低相噪Hittite锁相环产品分为集成VCO和没有集成VCO两种。集成VCO的PL
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世强电讯 PLL 基站类锁相环
- 基于DDS+PLL高性能频率合成器的设计与实现,摘要：结合DDS+PLL技术，采用DDS芯片AD9851和集成锁相芯片ADF4113完成了GSM 1 800 MHz系统中高性能频率合成器的设计与实现。详细介绍系统中核心芯片的性能、结构及使用方法，并运用ADS和ADISimPLL软件对设计方案进行
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合成器 设计 实现 频率 高性能 DDS PLL 基于
- DDS+PLL高性能频率合成器的设计与实现,摘要：结合DDS+PLL技术，采用DDS芯片AD9851和集成锁相芯片ADF4113完成了GSM 1 800 MHz系统中高性能频率合成器的设计与实现。详细介绍系统中核心芯片的性能、结构及使用方法，并运用ADS和ADISimPLL软件对设计方案进行
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设计 实现 合成器 频率 PLL 高性能 DDS
- 摘要：设计一种基于PLL和TDA7010T的无线收发系统。该系统由发射电路、接收电路和控制电路3部分组成。发射电路采用FM和FSK调制方式，用锁相环(PLL)稳定栽渡频率，实现模拟语音信号和英文短信的发射。接收电路以TDA701
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系统 设计 收发 无线 PLL TDA7010T 基于
- DSP内嵌PLL中的CMOS压控环形振荡器设计,本文设计了一种应用于DSP内嵌锁相环的低功耗、高线性CM0S压控环形振荡器。电路采用四级延迟单元能方便的获得正交输出时钟，每级采用RS触发结构来产生差分输出信号，在有效降低静态功耗的同时．具有较好的抗噪声能力。在延迟单元的设计时。综合考虑了电压控制的频率范围以及调节线性度，选择了合适的翻转点。 仿真结果表明．电路叮实现2MHz至90MHz的频率调节范围，在中心频率附近具有很高的调节线性度，可完全满足DSP芯片时钟系统的要求。
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振荡器 设计 环形 CMOS 内嵌 PLL DSP
- MIPS 宣布为 MIPS-Based™ 数字家庭设备集成优化的Yahoo!Widget引擎。MIPS科技将为运行Yahoo!Widget引擎的数字电视和机顶盒应用开发优化参考平台。利用该参考实现平台，MIPSTM 的授权厂商将能迅速开发出集成Yahoo!TV Widget的设备。通过专门针对电视观众需求创建的应用，Yahoo!TV Widgets可将备受欢迎的因特网服务和在线媒体提供给更多观众。
MIPS科技营销副总裁Art Swift表示：“这是我们承诺提供全面解决方
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MIPS MIPS-Based 数字电视 机顶盒
- 异步FIFO和PLL在高速雷达数据采集系统中的应用,将异步FIFO和锁相环应用到高速雷达数据采集系统中用来缓存A／D转换的高速采样数据，解决嵌入式实时数据采集系统中，高速采集数据量大，而处理器处理速度有限的矛盾，提高系统的可靠性。根据FPGA内部资源的特点，将FIFO和锁相环设计在一块芯片上。因为未使用外挂FIFO和PLL器件，使得板卡设计结构简单，并减少硬件板卡的干扰。由于锁相环的使用，使得整个采集系统时钟管理方便。异步FIFO构成的高速缓存具有一定通用性，方便系统进行升级维护。
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数据采集 系统 应用 雷达 高速 FIFO PLL 异步
- 自动反馈调节时钟恢复电路设计,0 引言
信息技术的迅猛发展使得人们对数据传输交换的速度要求越来越高，因此，各种高速接口总线规范应运而生，从USBl．1到USB3．0，从PATA到SATA，从PCI总线到PCI―Express，其接口总线速度也由最初的Kbyte发展
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恢复 电路设计 时钟 调节 反馈 自动 PLL 时钟恢复 自动反馈 CDR 高速串行总线
- 由于超宽带信号的带宽很宽，传统的信号产生办法已不能直接应用于超宽带通信。为此，提出一种基于DDS+PLL的Chirp-UWB信号产生方案，该方法联合使用了DDS和PLL两种信号产生技术，优势互补。通过ADS结合Matlab对系统的模型建立和性能分析证明，该方案输出信号性能优良，完全能满足设计要求，并已成功应用于某超宽带通信系统。
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产生 方案 信号 Chirp-UWB DDS PLL 基于 转换器
- Atmel与全球设计服务领导厂商创意电子今日宣布共同合作开发以Atmel ARMR-based的 AT91CAP为开发平台的可客制化微处理器SOC (系统单芯片, systems-on-chip)。根据合作协议，创意电子将会支援客户转译他们的设计到CAP™上金属可编程(metal-programmable)部分的逻辑网表(netlist)。在最终被送到Atmel做布局布线(place & route)和金属编程(metal programming)之前，逻辑网表会预先在CAP 模拟
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Atmel SOC ARMR-based AT91CAP CAP
- 频率合成技术是现代通信的重要组成部分，它是将一个高稳定度和高准确度的基准频率经过四则运算，产生同样稳定度和准确度的任意频率。频率合成器是电子系统的心脏，是影响电子系统性能的关键因素之一。本文结合F
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FPGA PLL 频率合成器
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