在尝试将锁相环(PLL)锁定时，你是否碰到过麻烦?草率的判断会延长调试过程，调试过程变得更加单调乏味。根据以下验证通行与建立锁定的程序，调试过程可以变得非常简单。
第1步：验证通信
第一步是验证PLL响应编程的能力。如果PLL没有锁定，无法读回，则尝试发送需要最小量硬件命令工作的软件命令。一种方法是通过软件(而非引脚)调节PLL的通电断电寻找引脚的可预测电流变化或偏置电压电平变化。许多PLL在其输入(OSCin)引脚的电平在通电时为Vcc/2，在断电时为0V。
如果PLL集成了压控振
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锁相环 PLL
美普思科技公司(MIPS Technologies, Inc., 纳斯达克代码：MIPS)宣布，新推出的SkypeKit™开发工具可提供MIPSTM架构对Skype的支持。通过SkypeKit 封闭测试(beta)计
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MIPS-Based Skype MIPS
1.锁相环的基本组成
许多电子设备要正常工作，通常需要外部的输入信号与内部的振荡信号同步，利用锁相环路就可以实现这个目的。
锁相环路是一种反馈控制电路，简称锁相环(PLL)。锁相环的特点是：利用外部输入的参考信号控制环路内部振荡信号的频率和相位。
因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由
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锁相环 PLL
RF和微波仪器(比如信号和网络分析仪)需使用宽带扫频信号来进行大多数基本测量。 但宽带压控振荡器(VCO)通常会因最大限度扩大调谐范围所需的低Q和高KVCO(VCO的调谐灵敏度，单位：MHz/V)而具有最糟糕的相位噪声。 钇铁石榴石(YIG)调谐振荡器凭借良好的宽带相位噪声性能和一个倍频程频率调谐范围巧妙地解决了该问题，但体积可能较大且费用昂贵，并且它的调谐电流可以达到数百mA。当然，该振荡器仍需外部锁相环(PLL)来闭合环路以及压控电流源来提供调谐电流。 YIG晶体球类似具有高
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PLL VCO
第一部分将重点介绍有关PLL的基本概念，同时描述基本PLL架构和工作原理，另外，我们还将举例说明PLL在通信系统中的用途。最后，我们将展示一种运用ADF4111频率合成器和VCO190-902T电压控制振荡器的实用PLL电路。 在第二部分中，我们将详细考察与PLL相关的关键技术规格：相位噪声、参考杂散和输出漏电流。导致这些因素的原因是什么，如何将其影响降至最低?它们对系统性能有何影响? 最后一部分将详细描述构成PLL频率合成器的各个模块以及ADI频率合成器的架构。同时还将简要总结目前市场上有售的频
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PLL 发射器
•目的 结合 RFMD公司最新的高集成度 ,高线性 IC RFFC2071(包括宽带 VCO, PLL和泪频器)以及其他各类器件产品，为客户提供最优设计方案，缩短研发周期，以便能更好的服务客户。 •应用范围 主要应用于通信市场中各频段室内、室外覆盖用直放站及其它频率变换应用等。 •优势 具有低功耗 , 小体积 ,应用简单的特点 , 具有良好的性能指标 , 包括线性
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VCO PLL
Analog Devices, Inc.，全球领先的高性能信号处理解决方案供应商，最近推出一款集成压控振荡器(VCO)的锁相环(PLL)频率合成器ADF4355，移动网络运营商利用它可改善蜂窝基站性能和无线服务质量。 集成VCO的新款PLL频率合成器ADF4355的工作频率可高达6.8 GHz，对于业界当前的载波频率，如此高的频带可提供相当大的裕量。 设计用于蜂窝基站时，无线服务提供商可利用这款新型PLL频率合成器的高工作频率和低VCO相位噪声来提高呼
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ADI PLL
本文分析了晶振模块和PLL合成器这两种主要的系统时钟源的特点，并重点阐述了PLL合成器相对于晶振模块的替代优势。
在所有电子系统中，时钟相当于心脏，时钟的性能和稳定性直接决定着整个系统的性能。典型的系统时序时钟信号的产生和分配包含多种功能，如振荡器源、转换至标准逻辑电平的部件以及时钟分配网络。这些功能可以由元器件芯片组或高度集成的单封装来完成，如图1所示。
系统时钟源需要可靠、精确的时序参考，通常所用的就是晶体。本文将比较两种主要的时钟源——晶体振荡器(XO，简称晶
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PLL 晶振
您曾设计过具有分数频率合成器的锁相环(PLL)吗?这种合成器在整数通道上看起来很棒，但在只稍微偏离这些整数通道的频率点上杂散就会变得高很多，是吧?如果是这样的话，您就已经遇到过整数边界杂散现象了 —— 该现象发生在载波的偏移距离等于到最近整数通道的距离时。
例如，若是鉴相器频率为100MHz，输出频率为2001MHz，那么整数边界杂散将为1MHz的偏移量。在这种情况下，1MHz还是可以容忍的。但当偏移量变得过小，却仍为非零值时，分数杂散情况会更加严重。
采用可编程输
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VCO PLL
我们在使用功率分析仪的进行测试的时候，选择合适的同步源，如果同步源设定不当，测量值有可能不稳定或出现错误，谐波测量模式还要选择合适的PLL源，不少客户经常提出疑惑，同步源和PLL源有什么异同，他们的作用是什么?
为了能精确的计算功率等测量值，需要从采样数据中按完整的信号周期截取数据，而原始的采样信号有电压和电流两种，由于电压和电流的信号周期不可能完全一样，所以无论选择电压信号周期作为截取依据，还是选择电流信号周期作为截取依据，都无法完美的截取完整的信号周期，怎么办呢?从电压电流中选择畸变小、输入
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PLL PA6000
结合数字式频率合成器(DDs)和集成锁相环(PLL)各自的优点，研制并设计了以DDS芯片AD9954和集成锁相芯片ADF4113构成的高分 辨率、低杂散、宽频段频率合成器，并对该频率合成器进行了分析和仿真，从仿真和测试结果看，该频率合成器达到了设计目标。该频率合成器的输出频率范围为 594～999 MHz，频率步进为5 Hz，相位噪声为-91dBc。
DDS的参考信号由晶振产生，其频率为fref。DDS输出的信号频率为fDDS，频率值由频率控制字(FTW)控制。锁相环
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DDS PLL
摘要：
检测到时钟丢失时平滑切换到冗余时钟源有助于避免系统运行中断。
正文：
当今许多数据通信、网络和计算机系统都需要实现时钟冗余。组件或板级故障甚至简单的定期系统维护等引起的任何中断都不应造成系统运行中断。因此，为整个电路工作提供时序的系统时钟必须避免因任何异常情况而中断。带冗余的理想时钟发生器也必须能在检测到时钟错误或丢失的情况下从母时钟源平滑切换到子时钟源或晶振。
以下给出几类常用的冗余时钟方案，其中包括：
动态时钟切换：根据这种方案，系统在检测到母时钟源丢失或错误
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VCO PLL
摘要：针对目前市场上越来越多针对SDI信号的应用需求，提出了多路SDI电信号单波长光纤传输的实现方案，就方案中出现的由于FIFO“写满”或“读空”引起的SDI信号传输误码，提出了一种基于FPGA内部PLL的可控时钟，利用该时钟作为FIFO的读时钟，实现SDI信号无损传输。
引言
串行数字接口(Serial Digital Interface，简写为SDI)是针对演播室环境提出的用单根电缆来传输数字视音频信号的方式。在SMTPE-259M标准中
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SDI FPGA 光纤 FIFO PLL 数据还原 201503
凌力尔特公司 (Linear Technology Corporation) 推出低相位噪声整数 N 合成器内核 LTC6950，该产品具超低抖动时钟分配输出电路。LTC6950 非常适用于产生和分配具高信噪比 (SNR) 时钟数据转换器必不可少的低抖动信号。当数字化或合成高模拟频率时，保持数据转换器时钟低抖动是实现出色 SNR 水平的基础。例如，新式电子系统需要用 ADC 直接数字化 RF 和高 IF 信号。凭借 18fsRMS 抖动 (在 12kHz 至 20MHz 带宽上)，LTC6950 保证
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凌力尔特 PLL LTC6950
根据IEEE 521-2002标准，X波段是指频率在8-12 GHz的无线电波波段，在电磁波谱中属于微波。而在某些场合中，X波段的频率范围则为7-11.2 GHz。通俗而言，X波段中的X即英语中的“extended”，表示“扩展的”调幅广播。本文介绍基于X波段的天线、频率合成器、振荡器等的设计实现方案，供大家参考。
X波段频率合成器设计
本文提出LL频率合成方案是用于频率合成器设计的一种较好的方案，PLL频率合成器在相位噪声特性、杂波抑制及频
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天线 VCO PLL
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