进入2024年，全球RISC-V社群在技术和应用两个方向上都在加快发展，中国国内的RISC-V CPU IP提供商也在内核性能和应用扩展方面取得突破。从几周前在杭州举行的2024年RISC-V中国峰会以及其他行业活动和厂商活动中，可以清楚地看到这一趋势。作为全球领先的IP供应商，SmartDV也从其中国的客户和志趣相投的RISC-V CPU IP供应商那里获得了一些建议和垂询，希望和我们建立伙伴关系携手在AI时代共同推动芯片产业继续高速发展。SmartDV也看到了这一新的浪潮。上一次在行业庆祝RISC-V
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智权 SmartDV RISC-V CPU IP
本系列文章从数字芯片设计项目技术总监的角度出发，介绍了如何将芯片的产品定义与设计和验证规划进行结合，详细讲述了在FPGA上使用IP核来开发ASIC原型项目时，必须认真考虑的一些问题。文章从介绍使用预先定制功能即IP核的必要性开始，通过阐述开发ASIC原型设计时需要考虑到的IP核相关因素，用八个重要主题详细分享了利用ASIC IP来在FPGA上开发原型验证系统设计时需要考量的因素。在上篇文章中，我们分享了第二到第四主题，介绍了使用FPGA进行原型设计时需要立即想到哪些基本概念、在将专为ASIC技术而设计的I
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ASIC IP FPGA SmartDV
摘要：● 新思科技ARC HS4xFS处理器IP和新思科技IP开发流程均通过独立审计机构SGS-TṺV Saar的ISO/SAE 21434认证。● 获得ISO/SAE 21434认证可应对不断变化的网络安全威胁，有助于在整个生命周期内为汽车系统提供长期的安全性与可靠性。● 经过安全风险分析（SRA）认证的新思科技ARC HS4xFS处理器IP助力开发者能够以安全的方式将IP集成到系统中，从而满足ISO/SAE 21434要求。●&n
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新思科技 ISO/SAE 21434 网络安全合规认证 IP 汽车安全
本系列文章从数字芯片设计项目技术总监的角度出发，介绍了如何将芯片的产品定义与设计和验证规划进行结合，详细讲述了在FPGA上使用IP核来开发ASIC原型项目时，必须认真考虑的一些问题。文章从介绍使用预先定制功能即IP核的必要性开始，通过阐述开发ASIC原型设计时需要考虑到的IP核相关因素，用八个重要主题详细分享了利用ASIC所用IP来在FPGA上开发原型验证系统设计时需要考量的因素。在上篇文章中，我们介绍了将ASIC IP移植到FPGA原型平台上的必要性，并对原型设计中各种考量因素进行了总体概述，分析开发A
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ASIC IP FPGA SmartDV
一站式定制芯片及IP供应商——灿芯半导体（上海）股份有限公司近日宣布成功研发出一款通用高性能小数分频锁相环（fractional-N PLL） IP，支持24bits高精度小数分频，最高输出频率4.5Ghz，另外还支持扩频时钟（SSC）功能，可以为客户提供多功能的小数分频 PLL解决方案。PLL电路一般用于产生输出频率，输出频率值与PLL的参考输入频率呈倍数关系。小数分频PLL通过频率乘法比例的小数值，实现更精确的输出频率控制，从而提供更高精度和准确度的输出频率。SSC发生器是在一定频率范围内调制时钟信号
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灿芯半导体 小数分频 锁相环 IP
半导体制程进入2奈米，撷发科技董事长杨健盟指出，IC设计难度陡增，未来硅智财、ASIC角色将更加吃重，协助IC设计以SoC方式因应AI新世代。杨健盟分析，过往IDM分拆晶圆代工之典范，将在IC设计上发生，AI时代IC设计大者恒大趋势成形。 撷发科技已获国际芯片大厂AI芯片外包订单，杨健盟认为，现在芯片晶体管动辄百亿个，考验IC设计业者研发量能。大量采用基础、接口IP使研发能力更能专注前段设计，海外大厂甚至将后段交由ASIC业者，未来倚重IP、ASIC趋势只会更加明显。中国台湾半导体产业链在逻辑先进制程、先
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IC设计 IP ASIC
根据Technavio的报告，全球半导体知识产权（IP）市场规模预计将在2024年至2028年间增长27.1亿美元。预计在预测期内，市场的复合年增长率（CAGR）将超过7.47%。复杂芯片设计和多核技术的使用推动了市场的增长，同时纳米光子集成电路（ICs）的出现也是一大趋势。然而，半导体IP的重复使用构成了一项挑战。主要市场参与者包括Achronix Semiconductor Corp.、Advanced Micro Devices Inc.、Alphawave IP Group plc、Arm Ltd
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半导体知识产权 IP
CCD，即电荷耦合器件（Charge-Coupled Device），是一种能将光线转变为电荷并将电荷存储及转移的器件。曾经在摄影领域，CCD作为感光元件被广泛应用于数码相机中，特别是在20世纪末到21世纪初的摄影界中占据了举足轻重的地位。它能够将光线变为电荷，进而形成数字影像，为数码摄影、天文学等领域的发展提供了重要支持。CCD相机在成像质量、噪点表现等方面具有显著优势，因此在专业摄影、科研等领域得到了广泛应用。其优异的成像质量和低噪点表现，使得CCD相机成为专业人士的首选工具。
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ADI ISP CCD
芯片设计公司Arm今日发布了针对旗舰智能手机的新一代CPU和GPU IP（设计方案）：Cortex-X925 CPU、Immortalis G925 GPU。新产品均使用了其最新的Armv9架构，基于台积电3nm制程工艺方案，针对终端设备在AI应用上的性能进行设计优化。此外还将提供软件工具，让开发人员更容易在采用Arm架构的芯片上运行生成式AI聊天机器人和其他AI代码。预计搭载最新内核设计的手机将于2024年底上市。据官方介绍，新的CPU与GPU IP是目前旗下同类产品中性能最强的一代，新CPU性能提升3
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arm CPU GPU IP 3nm
● 西门子集成的验证套件能够在整个IC设计周期内提供无缝的IP质量保证，为IP开发团队提供完整的工作流程西门子数字化工业软件日前推出 Solido™ IP 验证套件 (Solido IP Validation Suite)，这是一套完整的自动化签核解决方案，可为包括标准单元、存储器和 IP 模块在内的设计知识产权 (IP) 提供质量保证。这一全新的解决方案提供完整的质量保证 (QA) 覆盖范围，涵盖所有 IP 设计视图和格式，还可提供 “版本到版本” 的 IP 认证，能够提升完整芯
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西门子 Solido IP IC设计 IC 设计
芯原股份近日宣布低功耗 AIoT 芯片设计厂商炬芯科技股份有限公司（炬芯科技， 股票代码：688049.SH）在其高集成度的双模蓝牙智能手表SoC ATS3085S和ATS3089系列中采用了芯原低功耗且功能丰富的2.5D图形处理器（GPU）IP。 炬芯科技的智能手表SoC ATS3085S和ATS3089系列拥有卓越的图形显示性能，采用2D+2.5D双GPU硬件加速配置，支持JPEG硬件解码，具有高帧率、低功耗等特点。该系列SoC以其高集成度，可实现单
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炬芯 智能手表 芯原 2.5D GPU IP
本文整理了一些TCP/IP协议簇中需要必知必会的十大问题，既是面试高频问题，又是程序员必备基础素养。一、TCP/IP模型TCP/IP协议模型（Transmission Control Protocol/Internet Protocol），包含了一系列构成互联网基础的网络协议，是Internet的核心协议。基于TCP/IP的参考模型将协议分成四个层次，它们分别是链路层、网络层、传输层和应用层。下图表示TCP/IP模型与OSI模型各层的对照关系。TCP/IP协议族按照层次由上到下，层层包装。最上面的是应用层
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TCP IP 协议 程序员
25日，北京国际车展火热开幕，锐成芯微携旗下车规级IP亮相车展中国芯展区，并发布应用于wBMS（无线电池管理系统）的车规级蓝牙RF IP。锐成芯微亮相2024北京车展中国芯展区（左）随着电动汽车和新能源市场的快速发展，电池管理系统的需求也在不断增加。无线电池管理系统（wBMS）作为提升电池性能、安全性和可靠性的关键技术之一，正逐渐成为汽车厂商、特别是头部汽车厂商的关注焦点。而车规级蓝牙RF IP作为wBMS中的重要组成部分，结合了蓝牙的通信能力和RF IP的定位功能，为实现安全可靠的电池管理保驾护航。立足
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锐成芯微 wBMS 蓝牙RF IP
黑光全彩摄像头，通常由图像传感器、带ISP的主控SoC芯片、F1.0大光圈镜头等关键硬件组成。相较红外或星光全彩摄像头，黑光全彩摄像头对硬件和软件配置要求更高，可在极暗或无光的环境中输出如同白天般的全彩影像效果，无需补光灯或红外补光就能满足24小时全天候监控录制的需求，极大地方便了户外无线摄像头等太阳能或电池供电设备的运行。 为满足智能安防应用高清化、智能化的进一步升级需求，技术先进的CMOS图像传感器供应商思特威（SmartSens，股票代码688213）和业内知名主控SoC厂商，打造了基于黑光CMOS
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图像传感器 思特威 CIS+AI ISP
芯原股份（芯原）近日宣布嘉楠科技（嘉楠）全球首款支持RISC-V Vector 1.0标准的商用量产端侧AIoT芯片K230集成了芯原的图像信号处理器（ISP）IP ISP8000、畸变矫正（DeWarp）处理器IP DW200，以及2.5D图形处理器（GPU）IP GCNanoV。该合作极大地优化了高精度、低延迟的端侧AIoT解决方案，可广泛适用于各类智能产品及场景，如边缘侧大模型多模态接入终端、3D结构光深度感知模组、交互型机器人、开源硬件，以及智能制造、智能家居和智能教育相关硬件设备等。芯原的ISP
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嘉楠 RISC-V AIoT SoC 芯原 ISP IP GPU IP
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