测试平台设计
本实验主要对数码管驱动引脚的状态与预期进行比较和分析，通过仿真，验证设计的正确性和合理性。数码管驱动模块的testbench如下所示：
`timescale 1ns/1ns
module DIG_LED_DRIVE_tb;
reg [23:0]data;
reg clk;
reg rst_n;
wire [7:0]seg;
wire [2:0]sel;
DIG_LED_DRIVE DIG_LED_DRIVE
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FPGA 动态扫描
随着模数转换器(ADC)的设计与架构继续采用尺寸更小的过程节点，一种新的千兆赫ADC产品应运而生。能以千兆赫速率或更高速率进行直接RF采样且不产生交织伪像的ADC为通信系统、仪器仪表和雷达应用的直接RF数字化带来了全新的系统解决方案。
最先进的宽带ADC技术可以实现直接RF采样。就在不久前，唯一可运行在GSPS (Gsample/s)下的单芯片ADC架构是分辨率为6位或8位的Flash转换器。这些器件能耗极高，且通常无法提供超过7位的有效位数(ENOB)，这是由于Flash架构的几何尺寸与功耗限
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ADC RF 转换器 LVDS FPGA
1 为不同应用提供不同选择
对于数据转换器的高速串行传输，不同的应用有不同的选择。十多年来，数据转换器制造商一直选择LVDS作为主要差分信号技术。尽管有些LVDS应用可使用更高的数据速率，但目前该市场上的转换器厂商可提供的最大LVDS数据速率仍然为0.8至1 Gbps。LVDS技术一直难以满足转换器的带宽要求。LVDS受TIA/EIA 644A规范控制，这是一项LVDS核心制造商的行业标准。该规范可作为设计人员的最佳实践指南，提高不同厂商的LVDS发送器及接收器兼容性。同样，没有完全遵守LVDS
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JESD204B LVDS 转换器 FPGA PHY
高清图像质量已经快速成为现代家庭中多媒体产品的标准配置。在该领域之外的许多应用中，更高的分辨率、更好的对比度、更大的色深和更快的帧率也都越来越受欢迎，这些应用包括安保、医疗成像和工厂生产线检测系统等等。当然，尽管增强型成像技术在不久的将来更加流行似乎是板上钉钉的事情，但这将取决于支持更高数据传输能力的先进半导体技术的发展。本文将以实例阐述半导体技术所取得的进展。
虽然USB连接标准开始并没有引起太多关注，但从上世纪90年代中期第一次脱颖而出已经改变了很多，它现在已经远远不只是为低数据速率的鼠标和
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USB FIFO 缓冲器 FPGA 显示器
领先的技术分销商骏龙科技有限公司发布了基于Altera MAX® 10的“Mpression Odyssey(奥德赛)”物联网开发套件和电机驱动方案。Altera的MAX® 10 FPGA在低成本、单芯片、瞬时上电的可编程逻辑器件中提供了先进的处理能力，骏龙科技推出的产品进一步验证了MAX® 10 FPGA的卓越性能，并进一步丰富了Altera公司的工业解决方案。
“Mpression Odyssey(奥德赛)”开发套件是一
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骏龙科技 物联网 FPGA
1 编码器和分解器的类型
编码器分为增量和绝对两个基本类别。增量编码器可以监控轮轴上的两个位置，可以在轮轴每次经过这两个位置时产生A或B脉冲。独立的外部电动计数器然后从这些脉冲解读出转速和旋转方向。虽然适用于众多应用，但是增量式计数器确实存在某些不足。例如，在轮轴停转情况下，增量编码器在开始运行之前必须首先通过调回到某个指定校准点来实现自身校准。另外，增量式计数器易受到电气干扰的影响，导致发送到系统的脉冲不准确，进而造成旋转计数错误。不仅如此，许多增量编码器属于光电器件，如果对目标应用有影响，则
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编码器 分解器 RDC FPGA 脉冲
Xilinx的新一代设计套件 Vivado 相比上一代产品 ISE， 在运行速度、算法优化和功能整合等很多方面都有了显著地改进。 但是对初学者来说，新的约束语言 XDC 以及脚本语言 Tcl 的引入则成为了快速掌握 Vivado 使用技巧的最大障碍，以至于两年多后的今天，仍有很多用户缺乏升级到 Vivado 的信心。
本文介绍了 Tcl 在 Vivado 中的基础应用，希望起到抛砖引玉的作用，指引使用者在短时间内快速掌握相关技巧，更好地发挥 Vivado 在 FPGA 设计中的优势。
1
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Xilinx VivadoTcl FPGA cells
1 FPGA浮点运算推陈出新
以往FPGA在进行浮点运算时，为符合IEEE 754标准，每次运算都需要去归一化和归一化步骤，导致了极大的性能瓶颈。因为这些归一化和去归一化步骤一般通过FPGA中的大规模桶形移位寄存器实现，需要大量的逻辑和布线资源。通常一个单精度浮点加法器需要500个查找表(LUT)，单精度浮点要占用30%的LUT，指数和自然对数等更复杂的数学函数需要大约1000个LUT。因此随着DSP算法越来越复杂，FPGA性能会明显劣化，对占用80%～90%逻辑资源的FPGA会造成严重的布线拥
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Altera FPGA LUT DSP 数据通路
本文提出了一种采用VHDL硬件描述语言设计新型三相正弦脉宽调制（SPWM）波形发生器的方法。该方法以直接数字频率合成技术(DDS)为核心产生三相SPWM信号。并且利用VHDL设计了死区时间可调的死区时间控制器，解决了传统的模块电路等待方法很难产生带精确死区时间控制的SPWM信号的问题。该方法在Quartus II 9.1环境平台下进行了仿真验证，并将设计程序下载到DE2-70实验板进行实验测试，用示波器测试得到了死区时间可控制的SPWM波形。
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VHDL SPWM DDS 死区时间 FPGA 201505
本文针对成像声纳扩展图像动态范围和增强图像细节的需求，提出了一种基于开方运算的动态范围扩展方法。基于课题组研制的多波束成像声纳原理样机的研制，分析了数据动态范围压缩导致图像细节丢失的原因及其对成像质量的影响，采用JPL快速平方根近似算法改善了开方运算FPGA实现过程的资源占用和系统延时。最后，对改进设计方案进行了实验验证，通过多波束成像声纳系统的消声水池实验证明了本文动态范围扩展方法的有效性和可行性，系统成像质量改善明显，达到优化设计的预期目标。
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成像声纳 动态范围 平方根 FPGA 波束成像 201505
本文对数字中频信号处理技术进行了研究，采用软件无线电的设计思想和解决方案，提出了一种基于“AD+FPGA”的中频信号处理技术，在频谱分析仪及信号分析仪等接收机中应用广泛。
关键字：
数字中频 软件无线电 AD FPGA 分析仪 201505
本文通过对多种压缩算法作进一步研究对比后发现，LZO压缩算法是一种被称为实时无损压缩的算法，LZO压缩算法在保证实时压缩速率的优点的同时提供适中的压缩率。如图1(A)给出了Linux操作系统下常见开源压缩算法的压缩速率的测试结果，LZO压缩算法速率极快;如图1(B)给出了Gzip压缩算法和LZO压缩算法的压缩率测试结构，从图中可以看出，LZO压缩算法可以提供平均约50%的压缩率。
1 LZO压缩算法基本原理分析
1.1 LZO压缩算法压缩原理
LZO压缩算法采用(重复长度L，指回
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LZO FPGA LZSS RAM 压缩算法
1 USB Type-C接口介绍
二十年前，第一代通用串行总线(Universal Serial Bus, USB 1.0)的出现，为各自为政的电子行业通信标准注入了互通性。而最新发布的USB Type-C接口规范将USB技术提升到了一个新的高度，能够满足21世纪电子行业的需求，同时也将再一次改变计算机、消费类电子产品以及移动设备之间的互连方式。轻薄、坚固、无需区分插头方向的USB Type-C连接器拓展了由USB 3.1超速(SuperSpeed+)规范定义的各项功能，采用双通道实现高达20
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FPGA USB Type-C 充电器 嵌入式
1 系统方案
智能加样器系统以FPGA为控制核心，通过控制步进电机的运动，结合到位传感器，控制整个设备机械平台的正常运转;通过处理液位传感器信号和控制泵阀一体模块，实现加样功能;同时，采用无线网络与安卓手机通讯，将安卓手机作为无线控制终端和数据显示平台。系统的设计方案如图1所示。
为了提高系统加样速率与效率，设计了以试管架作为加样单位的加样方式。如图2所示，系统由步进电机带动机械推臂和行车，实现试管架在进样仓、加样区与出样仓之间的推动转移，并在加样区实现对试管的依次加样。这种新型的加样
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FPGA 传感器 液位探测 注射器 单片机
前面说过，在C,C++等语言学习中，“Hello World”将会是第一个学习的代码，但是在FPGA中由于电路驱动的复杂性，与单片机雷同，我们无法在电脑上实现“Hello World”的显示，而必须依靠相关硬件。因此我们不得不在一定的基础上，才能讲解关于LCD1602字符液晶的驱动，以及Hello World的显示。
雷同于前面MCU按键消抖动移植代码，此处也可以移植MCU LCD1602驱动代码。本例程不是Bingo原创，是按照网友“
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FPGA LCD1602
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