- QuickLogic公司近日宣布推出可嵌入QuickLogic 微瓦FPGA产品系列Eclipse II™的SDIO主控器IP核。为了进一步缩短客户产品设计的时间，QuickLogic同时还提供基于Eclipse II QL8325和QL8150 的SDIO参考设计。 Quick
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IP QuickLogic SDIO
- 结合采用低功耗元件和低功耗设计技术在目前比以往任何时候都更有价值。随着元件集成更多功能，并越来越小型化，对低功耗的要求持续增长。当把可编程逻辑器件用于低功耗应用时，限制设计的低功耗非常重要。本文将讨论减小动态和静态功耗的各种方法，并且给出一些例子说明如何使功耗最小化。 功耗的三个主要来源是启动、待机和动态功耗。器件上电时产生的相关电流即是启动电流；待机功耗又称作静态功耗，是电源开启但I/O上没有开关活动时器件的功耗；动态功耗是指器件正常工作时的功耗。 启动电流因器件而异
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FPGA 嵌入式 消费电子
- MIPS 科技与 Virage Logic宣布联合推出一个新系列的第一个内核优化 IP 套件（Core-Optimized IP Kit）。该套件由专门优化 MIPS 处理器性能的Virage Logic Area 、Speed and Power (ASAP) Memory™
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IP MIPS Virage
- 多媒体/手机芯片领导厂商针对下一代家庭娱乐信息产品推出成套关键技术 意法半导体日前公布了该公司正在为无线家庭IP网络的音视频流应用开发一套关键技术的细节，以实现新一代消费电子产品。有了这些技术，不同的消费产品（机顶盒、DVD影碟机、DVD录放机、移动终端）就可以通过无线连接来共享多媒体内容。ST正在开发的关键技术包括视频码转换、先进的视频编码器和强固的解码器 (H.264)、自适应播放、802.11n WLAN和安全/DRM (数字权限管理)。 这些技术的开发目标是按照“随时
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IP ST 多媒体 家庭网络 无线 移动多媒体
- 2005年12月20日宏力半导体采用ARM Artisan物理IP扩展其0.18微米和0.13微米流水线。该协议使ARM全球用户可以通过ARM网站免费获得基于宏力技术的物理IP。
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ARM IP
- 用PowerPC实现高带宽 TCP/IP 性能,今天，实现线速 TCP/IP 性能仍旧是一项重大设计挑战。在本文中，我们将讨论限制 TCP/IP 性能的单位字节和单位包的处理成本，并给出在基于嵌入式处理器的应用中实现千兆位以太网 TCP/IP 性能最大化的技术。
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性能 TCP/IP 带宽 实现 PowerPC
- 介绍了SDRAM的特点和工作原理，提出了一种基于FPGA的SDRAM控制器的设计方法，使用该方法实现的控制器可非常方便地对SDRAM进行控制。
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Verilog SDRAM FPGA 控制器
- 当前IP网所承担的业务已经不再是电子邮件和网页浏览，除了基于IP网的宽带业务，还逐步出现了VPN等高增值业务。这就要求IP网不仅有容量上，而且要在业务支持种类、服务质量和可管理性上有所提高，最终发展到以IP/MPLS网实现统一的业务提供和业务承载。 今天，IP/MPLS标准和技术正日益得到完善，其市场接受度正不断提高，许多运营商将在网络中构建具有业务提供能力的IP/MPLS业务层作为其重要战略。传统的路由器也具有一定的IP或MPLS隧道能力，但是它们并不是基于“面向服务”进行设计的，只能以粗放的
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IP
- 毫米波多目标信号发生器通过模拟的方法产生多种类型高精度的雷达多目标回波信号，在实际雷达系统前端不具备的条件下对雷达系统后级进行调试，便于制导武器的性能测试，大大加快新武器的研制进程。毫米波多目标信号产生的关键是要求回波信号距离分辨率极高，常规的多目标信号产生方法如使用数字延时线产生多目标之间的延时，其控制不灵活，并且有些延时线需要接ECL电源，使用不方便也增加了设计的复杂度。使用分立元件实现延时则使电路元件过多，电路的稳定性及延时的精确性也会大大降低。本文介绍一种新的产生毫米波雷达模拟器的多目标信号的方法
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FPGA
- 本文讨论的四种常用FPGA/CPLD设计思想与技巧：乒乓操作、串并转换、流水线操作、数据接口同步化，都是FPGA/CPLD 逻辑设计的内在规律的体现，合理地采用这些设计思想能在FPGA/CPLD设计工作种取得事半功倍的效果。
FPGA/CPLD的设计思想与技巧是一个非常大的话题，由于篇幅所限，本文仅介绍一些常用的设计思想与技巧，包括乒乓球操作、串并转换、流水线操作和数据接口的同步方法。希望本文能引起工程师们的注意，如果能有意识地利用这些原则指导日后的设计工作，将取得事半功倍的效果！
乒乓操作
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FPGA 嵌入式
- 利用FPGA 实现大型设计时，可能需要FPGA 具有以多个时钟运行的多重数据通路，这种多时钟FPGA 设计必须特别小心，需要注意最大时钟速率、抖动、最大时钟数、异步时钟设计和时钟/数据关系。设计过程中最重要的一步是确定要用多少个不同的时钟，以及如何进行布线，本文将对这些设计策略深入阐述。
FPGA 设计的第一步是决定需要什么样的时钟速率，设计中最快的时钟将确定FPGA 必须能处理的时钟速率。最快时钟速率由设计中两个触发器之间一个信号的传输时间P 来决定，如果P 大于时钟周期T，则当信号在一个触发
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FPGA 嵌入式
- 算术编码是一种无失真的编码方法，能有效地压缩信源冗余度，属于熵编码的一种。算术编码的一个重要特点就是可以按分数比特逼近信源熵，突破了Haffman编码每个符号只不过能按整数个比特逼近信源熵的限制。对信源进行算术编码，往往需要两个过程，第一个过程是建立信源概率表，第二个过程是对信源发出的符号序列进行扫描编码。而自适应算术编码在对符号序列进行扫描的过程中，可一次完成上述两个过程，即根据恰当的概率估计模型和当前符号序列中各符号出现的频率，自适应地调整各符号的概率估计值，同时完成编码。尽管从编码效率上看不如已
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FPGA 嵌入式
- 设计了一种基于ＦＰＧＡ的ＨＤＬＣ协议控制系统?该系统可有效利用ＦＰＧＡ片内硬件资源，无需外围电路，高度集成且操作简单。重点对协议的ＣＲＣ校验及“０”比特插入模块进行了介绍，给出了相应的ＶＨＤＬ代码及功能仿真波形图。
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HDLC FPGA 控制协议
- 提出了一种基于FPGA和USB的高速数据传输、记录及显示系统的设计方案，并对其中的低电压差分信号（LVDS）传输方式、FPGA功能模块以及USB传输模块等进行了介绍。
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FPGA USB 高速数据传输 记录
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