Altera公司今天宣布，奥迪的高级辅助驾驶系统(ADAS)选用其SoC现场可编程门阵列(FPGA)，实现量产。奥迪是自动驾驶汽车技术的领先者，奥地利高科技公司TTTech则是奥迪中央辅助驾驶控制单元zFAS的核心开发合作伙伴，他们选择了Altera® Cyclone® V SoC FPGA帮助提高其系统性能，突出奥迪在导航驾驶和驻车方面的优势，而这些是专用标准产品(ASSP)解决方案无法实现的。
Altera的Cyclone V SoC FPGA结合了可编程逻辑和双核ARM C
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Altera SoC FPGA
数字滤波器作为数字信号处理技术的重要组成部分之一,已广泛应用于信号分离、恢复、整形等重要场合。在工程实践中,往往要求对信号处理要有实时性和灵活性,而基于FPGA的FIR滤波器因其严格的线性相位和简单的设计步骤而应用广泛。本文不仅对基于FPGA设计的FIR滤波器进行了简单的误差分析,包括绝对误差与相对误差分析;而且还做出了该滤波器的频谱,通过与MATLAB中仿真出的频谱进行比较分析,验证了该滤波器在工程应用中是适应的,满足了设计的要求。
基于FPGA的FIR滤波器的误差分析.pdf
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FPGA FIR滤波器
实现数字化是控制系统的重要发展方向，而数字信号处理已在通信、语音、图像、自动控制、雷达、军事、航空航天等领域广泛应用。数字信号处理方法通常涉及变换、滤波、频谱分析、编码解码等处理。数字滤波是重要环节，它能满足滤波器对幅度和相位特性的严格要求，克服模拟滤波器所无法解决的电压和温度漂移以及噪声等问题。而有限冲激响应FIR滤波器在设计任意幅频特性的同时能够保证严格的线性相位特性。利用FPGA可以重复配置高精度的FIR滤波器，使用VHDL硬件描述语言改变滤波器的系数和阶数，并能实现大量的卷积运算算法。结合MA
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FPGA FIR 数字滤波器
1 引言
抽取滤波器广泛应用在数字接收领域,是数字下变频器的核心部分。目前,抽取滤波器的实现方法有3种：单片通用数字滤波器集成电路、DSP和可编程逻辑器件。使用单片通用数字滤波器很方便,但字长和阶数的规格较少,不能完全满足实际需要。使用DSP虽然简单,但程序要顺序执行,执行速度必然慢。现场可编程门阵列(FPGA)有着规整的内部逻辑阵列和丰富的连线资源,特别适用于数字信号处理,但长期以来,用FPGA实现抽取滤波器比较复杂,其原因主要是FPGA中缺乏实现乘法运算的有效结构。现在,FPGA集成了乘法器
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FPGA 抽取滤波器
O 引言
二维有限长单位脉冲响应滤波器(2D—FIR)用于对二维信号的处理，如在通信领域中广泛采用2D-FIR完成对I、Q两支路基带信号的滤波[1]。由于涉及大量复数运算并且实时性要求高，如果不对算法作优化在技术上很难实现。目前主要设计方案是利用FPGA厂商提供的一维FIR知识产权核(IP)，组成二维滤波器[2]。这种方案没有考滤复数运算的特点，不可能在算法上优化，而且IP核的内部代码是不可修改的，因此在不同厂商的器件上不可移植。2D_FIR的复数运算都需转成实数运算来实现的，而其中
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FIR滤波器 FPGA
0 引言
传统数字滤波器硬件的实现主要采用专用集成电路(ASIC)和数字信号处理器(DSP)来实现。FPGA内部的功能块中采用了SRAM的查找表(lo-ok up table，LUT)结构，这种结构特别适用于并行处理结构，相对于传统方法来说，其并行度和扩展性都很好，它逐渐成为构造可编程高性能算法结构的新选择。
分布式算法是一种适合FPGA设计的乘加运算，由于FPGA中硬件乘法器资源有限，直接应运乘法会消耗大量的资源。本文利用了丰富的存储器资源进行查找表运算，设计了一种基于分布式算法低通FI
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FPGA 滤波器 DSP
本文简要介绍了FIR数字滤波器的结构特点和基本原理，提出基于FPGA和DSP Builder的FIR数字滤波器的基本设计流程和实现方案。
在Matlab/Simulink环境下，采用DSP Builder模块搭建FIR模型，根据FDATool工具对FIR滤波器进行了设计，然后进行系统级仿真和ModelSim功能仿真，其仿真结果表明其数字滤波器的滤波效果良好。通过SignalCompiler把模型转换成VHDL语言加入到FPGA的硬件设计中，从QuartusⅡ软件中的虚拟逻辑分析工具SignalT
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FPGA FIR 数字滤波器
固态硬碟(SSD)战火正热，持续成为2015年产业焦点，NAND Flash控制芯片业者为了布局上游半导体大厂，使出浑身解数绑桩，传出慧荣将延揽前SK海力士(SK Hynix)的Solution Development Division资深副总Gi Hyun Bae担任公司高层。
慧荣一向和SK海力士合作紧密，双方合作内嵌式存储器eMMC业务外，有机会延伸至SSD产品线上，2015年更是关键年，慧荣内部极度重视SSD产品线，立下通吃NAND Flash大厂和存储器模组两大族群的目标，看好公司营运
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SSD NAND Flash SK海力士
记忆体市况今年将不同调;动态随机存取记忆体(DRAM)市场可望维持稳定获利，储存型快闪记忆体(NAND Flash)市场则有隐忧。
DRAM市场步入由三星(Samsung)、海力士(Hynix)及美光(Micron)三强鼎立的寡占局面，各DRAM厂去年不仅全面获利，并且是丰收的一年。
台塑集团旗下DRAM厂南亚科去年可望首度赚进超过1个股本;美光与南亚科合资的华亚科去年获利也可望突破新台币400亿元，将创历史新高纪录。
NAND Flash市场竞争、变化相对激烈，且难以预料;去年下半
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DRAM 三星 海力士 NAND Flash
9、关于任务和函数的小结，挑几点重要的说一下吧
(1)任务具有多个输入、输入/输出和输出变量，在任务重可以使用延迟、事件和时序控制结构，在任务重可以调用其它任务和函数。与任务不同，函数具有返回值，而且至少要有一个输入变量，而且在函数中不能使用延迟、事件和时序控制结构，函数可以条用函数，但是不能调用任务。
(2)在声明函数时，系统会自动的生成一个寄存器变量，函数的返回值通过这个寄存器返回到调用处。
(3)函数和任务都包含在设计层次中，可以通过层次名对他们实行调用。这句话什么意思啊?
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FPGA Verilog
我们接着上篇文章继续学习，上次提到了两种赋值语句，让我们接着往下学。
1、块语句
块语句包括两种，一个是顺序块，一个是并行块。
(1)顺序快
顺序快就好比C语言里的大括号“{ }”，在Verilog语法中，用begin…end代替。这里只需要知道，在begin…end中间的语句是顺序执行的就行了。
(2)并行块
并行块可以算是一个新的知识点，与顺序块最大的不同就是并行块中的语句是同时开始执行的，要想控制语句的先后顺
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FPGA Verilog
这几天复习了一下Verilog的语法知识，就借此写写我对这些东西的想法吧。感觉呢，是和C语言差不多，具有C语言基础的朋友学起来应该没什么问题，和C语言相同的地方就不说了吧，重点说一下不同点吧。
1、模块的结构
模块呢，是Verilog的基本设计单元，它主要是由两部分组成，一个是接口，另一个是逻辑。下面举一个小例子说明一下：
module xiaomo (a,b,c,d);
input a,b;
output c,d;
assign c=a|b;
assign
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FPGA Verilog
之前有一篇文章提到《为何示波器厂商从不提及刷新率》，讲述了市面上各示波器厂商在刷新率参数上的市场现状。而很多示波器用户无不关心示波器的刷新率指标，近期我司FAE在与客户交流时，很多客户对ZDS2022示波器具有33万次帧/秒的高刷新率很感兴趣，这样高的刷新率到底是怎样做出来的呢?
什么是波形刷新率?
波形刷新率又叫波形捕获率，指的是每秒钟波形刷新的次数，表示为波形数每秒(wfms/s)。事实上，示波器从采集信号到屏幕上显示出信号波形的过程，是由若干个捕获周期组成的。一个捕获周期包括采样时间
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示波器 ZDS2022 FPGA
美国存储器大厂美光(Micron)宣布，与存储器厂商华邦电拟进一步合作开发新一代超高速序列式编码型快闪存储器(Serial NOR Flash)，抢攻汽车电子、穿戴装置，以及智慧家庭等物联网应用商机，预计2015年1月就会开始送样认证1GB芯片。
据了解，美光日前宣布与华邦电结盟，双方将开发新一代Twin-Quad的超高速序列式NOR Flash产品线;双方所合作的Twin-Quad序列式NOR Flash，比NAND Flash速度更快，且比现有序列式NOR Fla
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美光 NOR Flash 物联网
摘要：本文简要介绍了图像压缩的重要性和常用的无损图像压缩算法，分析了快速高效无损图像压缩算法(FELICS)的优势，随后详细分析了该算法的编码步骤和硬件实现方案，最后公布了基于该方案的FPGA性能指标。和其他压缩算法相比该方案可极大地减小无损图像压缩系统所需的存储空间和压缩时间。
引言
随着信息技术的巨大革新，数据存储和传输开始在人类生活中变得越来越重要，数据压缩技术因而应运而生，它不仅能减少数据存储所需的空间还可以缓解传输带宽的压力。数据压缩可以分为有损压缩和无损压缩两种，其中有损压缩技
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FPGA 图像压缩 像素点 GOLOMB-RICE 存储器 201501
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