- 提出了基于FPGA对IDE硬盘数据进行AES加解密的方法。对算法进行了改进和优化，以降低加解密过程对IDE硬盘数据传输速度的影响。
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AES加解密 IDE FPGA
- 对新分组密码算法SMS4进行了FPGA实现。所设计的SMS4算法的IP核主要包括具有加解密功能的非流水线式数据通路和实时产生子密钥的密钥扩展模块，并且支持电子密码本(ECB)和分组链接(CBC)两种工作模式。提出了一种不含密钥初始化的运行模式，使解密吞吐率提高近一倍。
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分组密码 IP核 FPGA
- 介绍了应用VHDL技术设计嵌入式全数字锁相环路的方法。详细叙述了其工作原理和设计思想，并用可编程逻辑器件FPGA予以实现。
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VHDL 数字锁相环 FPGA
- 为能高速、有效、实时采集CCD视频图像，提出了一种实时视频图像采集和处理系统设计方案。重点介绍其硬件设计原理、关键电路的设计，其主要功能是从CCD摄像头输出的模拟视频信号中提取实时图像，数字化后送入处理器作后期图像处理和分析。
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CCD视频 DM642 FPGA 图像采集
- 介绍一种基于FPGA设计线阵CCD器件TCDl208AP复杂驱动电路和整个CCD的电子系统控制逻辑时序的方法，并给出时序仿真波形。工程实践结果表明，该驱动电路结构简单、功耗小、成本低、抗干扰能力强，适应工程小型化的要求。
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时序综合分析 CCD FPGA
- 介绍用FPGA实现数字通信中的交、解交织器的一种比较通用的方案，详细说明了设计中的一些问题及解决办法。还介绍了一种实现FPGA中信号延时的方法。
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数字通信 交织器 FPGA 信号延时
- 采用FPGA进行低功耗设计并不是一件容易的事，尽管有许多方法可以降低功耗。FPGA的类型、IP核、系统设计、软件算法、功耗分析工具及个人设计方法都会对产品功耗产生影响。值得注意的是，如果使用不当，有些方法反而会增加功耗，因此必须根据实际情况选择适当的设计方法。
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功率估算 结构设计 FPGA
- 针对319卷积编码，提出一种Viterbi译码器的FPGA实现方案。该方案兼顾了资源消耗和译码效率，通过有效的时钟和存储介质复用，实现了高速并行的译码功能，并利用Verilog语言在Xilinx ISE 6．2中进行了建模仿真和综合实现。
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卷积编码 Viterbi译码器 FPGA
- 针对三维图像重建的经典算法(FDK算法)在FPGA上的加速，提出了并行无等待流水线的实现方法。实验结果表明，该方法获得了较高的加速比。
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三维图像重建 FDK算法 FPGA
- 提出了一种基于MAX-Log-MAP算法的更有效减小译码延时的方法，通过并行计算前向状态度量和后向状态度量，将半次迭代译码延时缩短一半，而译码性能没有损失，同时也减小了硬件实现中的时序控制复杂度。
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Turbo码 迭代译码 FPGA
- 介绍了一种基于NIOS Ⅱ实现数字信号解码器的方法，该系统由FPGA 和相应接口电路组成，将NIOS Ⅱ嵌入式软核CPU 集成到FPGA 中构成片上系统( SOC) ，可以将串行输入的不归零PCM 码转换为可分析的8 位并行码，并通过上位机软件显示解码结果。
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数字信号解码器 嵌入式软核CPU FPGA
- 提出了一种基于FPGA的数字选频器设计方案，该数字选频器应用于八通道的GSM系统直放站，采用低成本的FPGA芯片Xilink Spartan-3A DSP XC3SD3400A进行数字信号处理。给出了较详细的硬件设计方案，并通过Agilent Technologies N5230A网络分析仪对数字选频器进行了测量，被选出的有效相邻信道之间的最小间隔能达到1MHz，能够实现较好的选频功能，可满足实际应用的要求。
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数字选频器 MSP430 FPGA
- 给出了以FPGA为核心、针对自由立体显示器的立体视频格式转换系统的设计与实现方法。详细介绍了系统的硬件构成和FPGA逻辑设计，包括DVI控制、视频格式转换以及数据缓冲系统等。
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视频格式转换 数据缓冲系统 FPGA
- 在选取较优化的指纹识别预处理算法的基础上，根据算法的结构选取具有并行处理、低功耗、速度快等特点的FPGA作为实现算法的基本器件。由于用FPGA实现复杂算法较传统器件从思考角度和实现方向上都有很大区别，所以本次设计从新的方向来完成传统的指纹处理的设计。
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指纹识别 预处理 FPGA
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