- 如何使用FPGA加速机器学习算法- 当前，AI因为其CNN（卷积神经网络）算法出色的表现在图像识别领域占有举足轻重的地位。基本的CNN算法需要大量的计算和数据重用，非常适合使用FPGA来实现。上个月，Ralph Wittig（Xilinx CTO Office的卓越工程师）在2016年OpenPower峰会上发表了约20分钟时长的演讲并讨论了包括清华大学在内的中国各大学研究CNN的一些成果。
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FPGA GPU AuvizDNN
- 基于ARM和FPGA的多路电机控制方案-专用控制器由ARM(LPC2214)、FPGA(EP2C5T144C8)、驱动器接口电路、编码器接口电路、限位检测电路和电源电路等组成，ARM通过串口实现与上位机之间的通信，解析从上位机获得的控制指令，并通过FPGA产生相应输出信号给驱动器接口，驱动器接口外接驱动器。
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arm fpga 电机控制
- 详解FPGA开发流程中每一环节的物理含义和实现目标-FPGA的开发流程是遵循着ASIC的开发流程发展的，发展到目前为止，FPGA的开发流程总体按照图1进行，有些步骤可能由于其在当前项目中的条件的宽度的允许，可以免去，比如静态仿真过程，这样来达到项目时间上的优势。
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FPGA
- 一文了解FPGA与DSP的区别、特点及用途-FPGA是一种可编程的硅芯片，DSP是数字信号处理，当系统设计人员在项目的架构设计阶段就面临到底采用FPGA还是DSP的重要问题。本文将首先分别介绍FPGA和DSP的特点，然后再从内部资源、编程语言、功能多个角度解析两者的不同。
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FPGA DSP
- 基于DSP的三相8极无刷直流电机控制设计-本文给出了基于TMS320F28335 DSP的无刷直流电机的控制系统设计方案，对控制系统的主要硬件电路模块进行了详细设计，包括电机驱动电路和控制电路的设计。并给出了转速调节子程序的设计方法。
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DSP TMS32 电机控制 直流电机 BLDC
- 通过FPGA智能调试工具缩短验证时间-设计人员选择具有优秀调试能力的FPGA器件，可以缩短开发周期并降低成本，同时显著加快上市速度。
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FPGA 逻辑分析仪
- 基于FPGA的虚拟现实定位系统-虚拟现实技术是目前计算机信息科学中的前沿学科，文中设计了一种以FPGA 为核心的数据采集处理系统.利用HMC5883L和ADXL345对虚拟场景中物体的方位和朝向进行确定并通过以太网给虚拟场景主机发送数据.整个系统以 FPGA作为主控制器，配以传感器数据采集，内部FIFO存储，以太网高速传输，从而把定位系统参数实时传送到上位机中，具有传输速度快.实时性等优点，实现了虚拟现实高精度定位的功能.
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FPGA 虚拟现实
- 电路设计常见的八个误区-电路设计常见的八个误区：现象一：这板子的PCB设计要求不高，就用细一点的线，自动布吧；现象二：这些总线信号都用电阻拉一下，感觉放心些；现象三：CPU和FPGA的这些不用的I/O口怎么处理呢？先让它空着吧，以后再说。
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电路设计 PCB fpga
- FPGA实战开发技巧（6）-时序性能是FPGA 设计最重要的指标之一。造成时序性能差的根本原因有很多，但其直接原因可分为三类：布局较差、逻辑级数过多以及信号扇出过高。
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FPGA 时序性能
- FPGA实战开发技巧（7）-通常我们会为工程添加UCF 约束指定时序要求和管脚约束。但是UCF 约束是给MAP，PAR 等实现使用的，综合工具XST 并不能感知系统的时序要求。而为XST 添加XCF 约束却是使实现结果拥有最高频率的关键。
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FPGA XCF UCF
- 利用FPGA的自身特性实现随机数发生器-本文主要介绍利用FPGA的自身的特性实现随机数发生器，在Virtex-II Pro开发板上用ChipScope观察随机数序列，以及在PCIe4Base（基于Virtex-4 FPGA）上实现。
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fpga
- 谈谈如何利用FPGA开发板进行ASIC原型开发-ASIC设计在尺寸和复杂性上不断增加，现代FPGA的容量和性能的新进展意味着这些设计中的2/3能够使用单个FPGA进行建模。
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FPGA ASIC
- FPGA实战开发技巧（5）-一般来讲，添加约束的原则为先附加全局约束，再补充局部约束，而且局部约束比较宽松。其目的是在可能的地方尽量放松约束，提高布线成功概率，减少ISE 布局布线时间。典型的全局约束包括周期约束和偏移约束。
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FPGA 周期约束
- FPGA实战开发技巧（4）-在代码编写完毕后，需要借助于测试平台来验证所设计的模块是否满足要求。ISE 提供了两种测试平台的建立方法，一种是使用HDL Bencher 的图形化波形编辑功能编写，另一种就是利用HDL 语言，相对于前者使用简单、功能强大。
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FPGA ISE
- FPGA实战开发技巧（3）-所谓综合，就是将HDL语言、原理图等设计输入翻译成由与、或、非门和RAM、触发器等基本逻辑单元的逻辑连接( 网表)，并根据目标和要求( 约束条件) 优化所生成的逻辑连接，生成EDF 文件。XST 内嵌在ISE 3 以后的版本中，并且在不断完善。
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FPGA 赛灵思
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