- 影响FPGA设计周期生产力的最大因素是什么？-提高FPGA设计生产力的工具、技巧和方法，9影响FPGA设计周期生产力的最大因素是什么？
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FPGA 时序
- FPGA学习的四大误区-FPGA为什么是可以编程的？恐怕很多菜鸟不知道，他们也不想知道。因为他们觉得这是无关紧要的。他们潜意识的认为可编程嘛，肯定就是像写软件一样啦。软件编程的思想根深蒂固，看到Verilog或者VHDL就像看到C语言或者其它软件编程语言一样。
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FPGA 可编程逻辑
- 在FPGA开发中尽量避免全局复位的使用？（2）-在Xilinx 的FPGA器件中，全局的复位/置位信号（Global Set/Reset (GSR)）（可以通过全局复位管脚引入）是几乎绝对可靠的，因为它是芯片内部的信号。
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FPGA
- 如何使用脚本对Xilinx FPGA编程-最近在做一个GUI的项目，想试着用FPGA实现一个简单的GUI。硬件基本模块和整个硬件系统已经完成设计，但是软件程序上还处在调试阶段，由于程序比较大，FPGA内部的BRAM已经完全不够用了，只能将运行的程序放到DDR DRAM中
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GUI FPGA Xilinx
- 为基于FPGA的嵌入式系统进行安全升级-“系统正在更新，请勿关闭电源。”我们都看到过这个警告，它通常在电子器件要在闪存安装代码更新时出现。如果更新被中断，闪存将无法正确更新，代码将会损坏，而器件无法运行，即“砖头化” （bricked）。这种大家熟悉的警告存在的原因，是因为使用闪存的大多数半导体器件在编程或擦除操作期间需要一直供电。显然，防止器件“砖头化”是非常重要的。但是，只发出警告就够了吗？有些嵌入式器件甚至都没有用户显示器，因此无法产生警告。在设计中如何才能确保可靠且安全的远程系统更新呢？
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fpga 嵌入式系统
- FPGA全局时钟和第二全局时钟资源的使用方法-目前,大型设计一般推荐使用同步时序电路。同步时序电路基于时钟触发沿设计,对时钟的周期、占空比、延时和抖动提出了更高的要求。为了满足同步时序设计的要求,一般在FPGA设计中采用全局时钟资源驱动设计的主时钟,以达到最低的时钟抖动和延迟。
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全局时钟 FPGA 赛灵思
- Verilog设计中的一些避免犯错的小技巧-这是一个在设计中常犯的错误列表，这些错误常使得你的设计不可靠或速度较慢，为了提高你的设计性能和提高速度的可靠性你必须确定你的设计通过所有的这些检查。
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FPGA Verilog
- 基于verilog的FPGA编程经验总结-用了半个多月的ISE，几乎全是自学起来的，碰到了很多很多让人DT好久的小问题，百度也百不到，后来还是都解决了，为了尽量方便以后的刚学ISE的童鞋不再因为一些小问题而纠结，把这几天的经验总结了一下。好了，废话不多说，上料！
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verilog FPGA
- 多核处理器会取代FPGA吗？-有人认为诸如图形处理器（GPU）和Tilera处理器等多核处理器在某些应用中正逐步替代现场可编程门陈列（FPGA）。理由是这些多核处理器的处理性能要高很多，例如，由于GPU起初主要负责图形绘制，因此，其尤其善于处理单精度（SP）及（某种情况下）双精度（DP）浮点（FP）运算。
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FPGA GPU Tilera
- 7 50T 入门级FPGA评估套件上手评测-FPGA即现场可编程门阵列，属于可编程逻辑器件的一种。随着工艺的进步和EDA设计工具的不断发展，FPGA的门槛（学习成本和价格成本）也越来越低，目前已经成为实现数字系统的主流平台之一。
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FPGA 可编程逻辑 Xilinx
- FPGA的快速入门经验谈（part1）-有很多年轻人，被割裂了历史，被荒废了未来，迷茫， 迷茫到几乎绝望，不过，他们还年轻，青春尚存，还有创造力，还有奋斗的资本，其中不乏不甘心被抛弃，被覆盖之人。
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FPGA 单片机
- FPGA开发技巧之同步复位与异步复位的理解-前两天和师兄讨论了一下design rule其中提到了同步异步复位的比较这个常见问题，据说也是IC公司经常问到的一面试题。
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FPGA 同步复位 异步复位
- 详细图解在NetFPGA上创建一个OpenFlow Switch的网络-Author: KiKiCompany：Digilent ChinaEmail : Date: 2012.02.14 目的 如 图所示，我们会创建一个基于OpenFlow Switch的网络。
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FPGA NetFPGA
- 用FPGA实现MAC核所要完成的功能-MAC发送模块可将上层协议提供的数据封装之后通过MII接口发送给PHY。
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FPGA MAC MII
- FPGA verilog实现的1602时钟计数器-网上很少用人公开这一类代码，一搜FPGA 1602，都是写一个静态的显示，在实际应用中，是没有用的，因此这个简单的例子，给大家抛砖引玉了！
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FPGA 1602时钟计数器
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