- 通常认为，SOPC是FPGA设计中的鸡肋，“弃之可惜，食之无味”。诚然，SOPC一直不是FPGA的主流应用设计，制约主要因素则是性能，因为作为处理器使用时，处理器主频是其应用范围的瓶颈(SOPC的软核处理器一般运行几十兆到百兆，而一般的嵌入式处理器系统在几百兆到Ghz的主频)。但是若因此说成“鸡肋”，也确实夸张。厂家推出SOPC的设计，其优点主要有一下几点，其一：是差异化竞争的需要。其二，扩大应用范围，争取更多的软件工程师能够从事FPGA设计。其三，可以
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FPGA SOPC
- 从最初的占地170平方的第一代ENIAC计算机开始，计算机开始了不断集成化、小型化的发展之旅。现今在单一芯片内部已经能够集处理器，存储，各型协处理器等，从而形成的强大的单芯片的片上系统(SOC)，而这些片上系统已存在于生活的方方面面。因此FPGA内部支持片上系统，也算不上是新奇的事情了。ALTERA和XILINX已各自推出了各自应用片上系统(FPGA领域称之为SOPC，因此其片上系统可以根据业务需求来定义)。
只需几K的资源，就能实现一个SOC的最小系统，对于FPGA工程师来说，没什么比这个更有
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FPGA SOC NIOSII
- 如果说在PC时代，垄断PC江湖的是WINTEL(微软和英特尔)，那么在移动互联网时代，最具有这个潜质的就是谷歌的andriod操作系统和ARM芯片。基于ARM公司授权的各型ARM处理器，基本上在各型嵌入式终端设备占据了垄断地位。“背靠大树好乘凉”，因此，用于作为ARM处理做片上系统互联的AMBA总线标准亦成为业界应用最广泛的标准。
AMBA总线事实上为三个总线标准的合集，分别是AHB、ASB、APB。ASB已逐渐被AHB所取代，现在使用最广泛的为AHB和APB总线，以及最
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FPGA ARM xilinx
- 开创性FPGA软件供应商Plunify® Pte. Ltd.今日发布其支持Altera 的FPGA和SoC的InTimeTM设计优化软件。
Plunify的InTime软件借助于运算资源和机器学习技术，快速地生成解决设计问题的优化策略。
Altera软件和IP市场总监Alex Grbic说，“我们很高兴Plunify能成为我们的合作伙伴。与Plunify这样的公司合作使我们可以向客户提供更多相互支持的解决方案。”
Plunify的InTime软件能为A
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FPGA Altera SoC
- 软件无线电的出现，是无线电通信从模拟到数字、从固定到移动后，由硬件到软件的第三次变革。简单地说，软件无线电就是一种基于通用硬件平台，并通 过软件可提供多种服务的、适应多种标准的、多频带多模式的、可重构可编程的无线电系统。软件无线电的关键思想是，将AD(DA)尽可能靠近天线和用软件来 完成尽可能多的无线电功能。
蜂窝移动通信系统已经发展到第三代，3G系统进入商业运行一方面需要解决不同标准的系统间的兼容性;另一方 面要求系统具有高度的灵活性和扩展升级能力，软件无线电技术无疑是最好的解决方案。用ASI
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FPGA ASIC
- 推动高能效创新的安森美半导体(ON Semiconductor)与ICs LLC达成授权/开发协议，将能够抗辐射的专用集成电路(ASIC)推向市场。通过这协议产生的抗辐射加固设计(RHBD) ASIC将基于安森美半导体的ONC110 110纳米(nm)工艺，用于ASIC设计及生产。引入RHBD ASIC扩展了公司包含遵从国际武器贸易规章认证(ITAR)、美国国防微电子业务处(DMEA)可信供应商认证及DO-254支援的军事及航空产品阵容。
辐射测试已经显示这些ASIC在遭受超过100 MeVcm
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安森美半导体 ASIC
- Altera公司和IBM今天发布了业界第一款基于FPGA的加速平台，通过IBM的一致性加速器处理器接口(CAPI)，实现FPGA与POWER8 CPU顺畅的连接。这一可重新配置的硬件加速器在FPGA和处理器之间有共享虚拟存储器，显著提高了高性能计算(HPC)和数据中心应用的系统性能、效率和灵活性。在超级计算2014年度大会上，Altera和IBM展示的几种POWER8系统能够使用FPGA实现连续加速。
通过与OpenPOWER基金会一起工作，Altera和IBM开发了非常灵活的异构计算解决方案，
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Altera IBM FPGA
- Analog Devices, Inc. (ADI: NASDAQ) 最近推出一款快速原型制作套件，其可简化宽动态范围 GSPA 数据转换器到 FPGA(现场可编程门阵列)的连接。 数字和模拟设计人员可以采用快速原型制作套件 AD-FMCDAQ2-EBZ ，在主要的 FPGA 平台(包括 Xilinx 的 UltraScale FPGA，以及 Zynq 用于雷达、仪器仪表、无线电和其它数据采集应用的所有可编程 SoC 器件)上快速地对高速 JEDEC JESD204B SerDes(串行器/解串器)G
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ADI FPGA SoC
- 如果设计中有多个模块，每个模块内部有许多寄存器或者存储块需要配置或者提供读出那么实现方式有多种，主要如下：
实现方式一：可以在模块顶部将所有寄存器引出，提供统一的模块进行配置和读出。这种方式简单是简单，但是顶层连接工作量较大，并且如果配置个数较多，导致顶层中寄存器的数目也会较多。
实现方式二：通过总线进行连接，为每个模块分配一个地址范围。这样寄存器等扩展就可以在模块内部进行扩展，而不用再顶层进行过多的顶层互联。如下图所示：
那如果进行总线的选择，那么有一种
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FPGA AVALON
- 有个笑话说，有个病人感冒了，于是去看医生，医生诊断后说，你得了感冒，但是我只会治疗肺炎，不如你回家再浇点凉水，把病恶化成肺炎，那我能治了。这个笑话展示了庸医误人。但是另一方面，从逻辑上来讲，医生则是一个把未知问题转化成已知问题的高手。
不说笑话，下面出两个题目，其分别是
问题1：运用数字电路，如何将一个时钟域的上升沿，转换成另一个时钟域的脉冲信号(单周期信号)。
问题2：运用数字电路，如何将一个时钟域的脉冲信号(单周期信号)，转换成另一个时钟域的上升沿。
可能乍一看，这两个题目
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FPGA 数字电路
- 当下，最火的学问莫过于《大数据》，大数据的核心思想就是通过科学统计，实现对于社会、企业、个人的看似无规律可循的行为进行更深入和直观的了解。FPGA的可测性也可以对FPGA内部“小数据”的统计查询，来实现对FPGA内部BUG的探查。
可测性设计对于FPGA设计来说，并不是什么高神莫测的学问。FPGA的可测性设计的目的在设计一开始，就考虑后续问题调试，问题定位等问题。要了解FPGA可测性设计，只不过要回答几个问题，那就是：
(1) 设计完成如何进行测试?
(2)
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FPGA JTAG
- 在传统的大规模ASIC和SoC设计中，芯片的物理空间大致可分为用于新的定制逻辑、用于可复用逻辑(第三方IP或传统的内部IP)和用于嵌入式存储三部分。
当各厂商为芯片产品的市场差异化(用于802.11n的无线DSP+RF、蓝牙和其他新兴无线标准)而继续开发各自独有的自定义模块，第三方IP(USB核、以太网核以及CPU/微控制器核)占用的芯片空间几乎一成未变时，嵌入式存储器所占比例却显著上升(参见图1)。
图1：当前的ASIC和SoC设计中，嵌入式存储器在总可用芯片
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ASIC SoC 存储器
- 作为FPGA工程师来说，碰到新的问题是设计中最常见的事情了，技术发展趋势日新月异，所以经常会有新的概念，新的需求，新的设计等待去实现。不是每个通过BAIDU或者GOOGLE都有答案。
因此，新的设计经常会有，那如何实现?
假设，FPGA需要设计一个接口模块，那我们就需要了解一下几个问题：
(1) 同步接口还是异步接口模块;
(2) 有哪些信号，功能是什么?
(3) 信号之间时序关系是什么?
(4) 传递的效率能够达到多少;
(5) 等等!
谁会给予这些答
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FPGA 测试 接口
- 写在coding之前的那些铁律
(1)注释： 好的代码首先必须要有注释，注释至少包括文件注释，端口注释，功能语句注释。
文件注释：文件注释就是一个说明文：这通常在文件的头部注释，用于描述代码为那个工程中，由谁写的，日期是多少，功能描述，有哪些子功能，及版本修改的标示。这样不论是谁，一目了然。即使不写文档，也能知道大概。
接口描述：module的接口信号中，接口注释描述模块外部接口，例如AHB接口，和SRAM接口等等。这样读代码的人即可能够判断即模块将AHB接口信号线转换成SRAM接口
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FPGA coding 时序
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