近日，开源高性能RISC-V处理器核“香山”在产业落地方面取得了重要进展。据公开信息显示，第三代“香山”（昆明湖）IP核已实现首批量产客户的产品级交付，而集成第二代“香山”（南湖）IP核的国产GPGPU芯片也已正式亮相，并成功应用于智能加速卡，出货量突破万片。“香山”IP核的首次产品级交付与规模化应用，标志着开源高性能处理器IP核正式进入产业落地阶段。这一成果为RISC-V技术研发和商业落地探索了一条不同于传统ARM模式的新路径。中国科学院计算技术研究所于2021年成功研制出第一代“香山”（雁栖湖）处理器
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香山
IP核
RISC-V
随着诸如无人机、智能驾驶汽车、无人农机、各种专用和消费机器人等智能无人设备广泛进入我们的工作和生活，这些设备的功能安全问题成为了一个值得关注的重要话题。为了确保这些智能化和无人化设备的安全可控，设计师在进行系统开发的时候，就必须重视从流程的第一步和最底层的技术源头考虑功能安全问题，才能去打造综合安全性更高的系统，对设备和消费者/使用者进行最大限度的保护。功能安全（Functional Safety）是系统、设备或者核心部件通过主动安全机制去发现潜在的安全威胁，在相应安全等级约定的覆盖率上，以及时间内做出
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智能无人设备
IP核
功能安全
本系列文章从数字芯片设计项目技术总监的角度出发，介绍了如何将芯片的产品定义与设计和验证规划进行结合，详细讲述了在FPGA上使用IP核来开发ASIC原型项目时，必须认真考虑的一些问题。文章从介绍使用预先定制功能即IP核的必要性开始，通过阐述开发ASIC原型设计时需要考虑到的IP 核相关因素，用八个重要主题详细分享了利用ASIC IP来在FPGA上开发原型验证系统设计时需要考量的因素。在上篇文章中，我们分享了第五到第六主题，介绍了我们如何确保在FPGA上实现所需的性能和在时钟方面必须加以考量的因素有哪些。本篇
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202409
ASIC IP核
FPGA
SmartDV
Arm是全球知名芯片架构企业，也是知名芯片IP核供应商。大部分IP核都可以直接向IP厂商采购获得，再由芯片设计企业在此基础上设计出自己的芯片。高通和华为即在Cortex-A系列处理器的基础上，设计出骁龙和麒麟芯片。就是这家知名的企业在近期迎来一波大裁员，据媒体报道，Arm中国从上周开始裁员，主要裁减研发团队， 其中SoC、HPC两个团队裁撤人数最多，其余的研发团队会有不同程度的小范围裁减，赔偿比例N+3。当前，Arm中国人员1000人左右，研发人员在700人规模， 研发产品覆盖：SOC
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ARM中国
芯片架构
IP核
SOC
裁员
重点：高质量DesignWare DDR PHY IP核为NVIDIA提供无与伦比的性能、延迟和电源效率DDR PHY支持DDR5/4的每个通道多个DIMM，满足NVIDIA的网络数据速率和内存容量要求基于固件的现场可升级训练可提高通道的稳定性和可靠性，并且有助于算法更新，从而降低采用新内存协议的风险新思科技（Synopsys, Inc.）近日宣布，NVIDIA的网络业务部门Mellanox将采用经验证的DesignWare® DDR5/4 PHY IP核，以满足其针对高性能计算和人工智能应用的Infin
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云计算
NVIDIA
新思科技
DesignWare DDR
IP核
本项目实现了一种基于CM3内核的SoC，并且利用该SoC实现网络数据获取、温度传感器数据获取及数据显示等功能。在Keil上进行软件开发，通过ST-LINK/V2调试器进行调试，调试过程系统运行正常。在Quartus-II上进行Verilog HDL的硬件开发设计，并进行IP核的集成，最后将生成的二进制文件下载到FPGA开发平台。该系统使用AHB总线将CM3内核与片内存储器和GPIO进行连接，使用APB总线连接UART、定时器、看门狗等外设。
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FPGA
IP核
Cortex-M3
SoC
201902
HiFi 5 DSP将基于神经网络的语音识别算法性能提高达4倍楷登电子（美国Cadence公司，NASDAQ：CDNS）今日发布面向音频和语音处理的Cadence® Tensilica®HiFi 5 DSP，是首款为高性能远场处理和人工智能语音识别处理量身优化的IP核。对比HiFi 4 DSP，第五代HiFi DSP的音频处理性能提高2倍，神经网络（NN）处理性能提高4倍，是数字家庭助手和车载娱乐系统语音控制用户界面的理想选择。随着数字家庭助手普及度的快速上升，语音控制用户界面已经成为厂商开发创新消费产品
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HiFi 5
IP核
现代测控系统和通信领域对数据传输速率的要求越来越高。相比PC 中其他技术的发展，总线技术的发展显得相对缓慢，总线性能已经成为制约系统性能发挥的
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现场可编程门阵列
DMA控制器
IP核
IP(Intelligent Property)核是具有知识产权核的集成电路芯核总称，是经过反复验证过的、具有特定功能的宏模块，与芯片制造工艺无关，可以移植到不同的
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FPGA
IP核
固核概念
基于NiosII 软核的SOPC(System ON Programmable Chip)是Altera 公司提出的片上可编程系统解决方案，它将CPU、存储器、I/O接口、DSP 模块以及锁相环(P
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Avalon总线
LCD控制器
IP核
一种新型的LCD驱动电路IP核的总体设计-本文介绍了LCD的通用驱动电路IP核设计，采用自顶向下的设计方法将其划分为几个主要模块，分别介绍各个模块的功能，用VHDL语言对其进行描述，用FPGA实现并通过了仿真验证。该IP核具有良好的移植性，可驱动不同规模的LCD电路。
关键字：
IP核
驱动电路
LCD
GPIB控制器软件的IP核设计方案详解-随着网络技术与通信技术的高速发展，测试仪器和测试技术发生了革命性变化，“网络就是仪器”确切地概括了测试仪器间的网络化发展趋势。
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IP核
GPIB
FPGA实战开发技巧（13）-基于IP的设计已成为目前FPGA设计的主流方法之一，本章首先给出IP的定义，然后以FFT IP核为例，介绍赛灵思IP核的应用。
关键字：
FPGA
赛灵思
IP核
对现有主要IP核保护方法的原理和性能进行了研究分析,指出了各种方法的优缺点,同时指出了IP核保护方法的发展方向。 随着集成电路的规模依据摩尔定律不断呈指数增长,目前已经可以将整个系统集成到一块单硅芯片上,片上系统(Sys-tem on a Chip, SoC)的概念也应运而生。然而对于大型的SoC 来说,无论从设计的费用、周期还是可靠性来考虑,传统的设计方法均已不能满足需求,因此,基于知识产权( Intellectual Pro-perty, IP)核复用的设计方法也就随之出现。
关键字：
片上系统
知识产权核
数字水印
签名
IP核
对于利用LabVIEW FPGA实现RIO目标平台上的定制硬件的工程师与开发人员，他们可以很容易地利用所推荐的组件设计构建适合其应用的、可复用且可扩展的代码模块。基于已经验证的设计进行代码模块开发，将使现有IP在未来应用中得到更好的复用，也可以使在不同开发人员和内部组织之间进行共享和交换的代码更好服用。
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LabVIEW
代码模块
FPGA
IP核
NGN作为一个面向未来网络业务应用，基于分组平台可以同时提供语音、数据、多媒体等综合业务的系统，成为各大运营商以及设备提供商关注的焦点。 在影响NGN运营模式和运营收益的各种关键因素中，IPQoS特别是核心网的IPQoS，无疑是非常重要的一项。
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IP核
目前对RS 编码器的设计主要局限于单一码长和固定纠错能力的RS 码编码器设计。本文提出的这种码长可变、纠错能力可调的RS 编码器是把常用的RS (7, 3) 码、RS (15, 11) 码、RS (15, 9) 码在一个编码电路中实现, 把它做成IP 核, 这样既可以大大地减少了芯片的面积而且给用户提供了方便,又有很大的选择空间。该编码电路采用基于多项式乘法理论GF (2m ) 上的m 位快速有限域乘法的方法, 使电路的编码速度有了很大的提高。本文设计的编码器的最高工作频率可达到100MHz, 完全满足无
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RS码编码器
IP核
纠错能力
利用SOPC强大的IP核和容易配置的优势简化设计流程。充分发挥NiosⅡ强大的并行处理能力。该系统主要涉及多个下位机与FPGA的通信问题。
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SOPC
IP核
NiosII
以Altera公司的QuartusⅡ7．2作为开发工具，研究了基于FPGA的DDS IP核设计，并给出基于Signal TapⅡ嵌入式逻辑分析仪的仿真测试结果。将设计的DDS IP核封装成为SOPC Builder自定义的组件，结合32位嵌入式CPU软核NiosII，构成可编程片上系统(SOPC)，利用极少的硬件资源实现了可重构信号源。该系统基本功能都在FPGA芯片内完成，利用SOPC技术，在一片FPGA芯片上实现了整个信号源的硬件开发平台，达到既简化电路设计、又提高系统稳定性和可靠性的目的。
关键字：
直接数字频率合成
IP核
FPGA
针对FPGA IP核在可进化可编程系统芯片(SoPC)中嵌入时存在FPGA IP核端口时序控制和位流下载的问题，实现一种适用于可进化SoPC芯片的FPGA接口。该FPGA接口使用异步FIFO、双口RAM的结构和可扩展的读/写命令传输方式来实现FPGA IP核与系统的异步通信。嵌入式CPU可以通过FPGA接口实现FPGA IP核的片内位流配置。FPGA接口中的硬件随机数发生器实现进化算法的硬件加速。
关键字：
IP核
SOPC
片内位流配置
本论文针对USB1.1 协议规范，本着自主开发USB控制芯片，把MCU 和USB 设备控制器用软核的形式集成在一块芯片上，微控制器我们是用14 位指令字长度，且是单字节指令和单周期指令，其核心指令只有 39 条，容易掌握和设计，而且完全满足总体设计的要求。
关键字：
USB控制芯片
IP核
MCU
提出了一种高效并行的二维离散提升小波(DWT)变换结构，该结构只需要7 行数据缓存，即可实现行和列方向同时进行滤波变换。
关键字：
小波变换
数据缓存
FPGA
IP核
NIOS ⅡI软核处理器具有可裁减,配置灵活等优点。在实际使用中,可根据需求,构建最合适的处理器系统及外部接口而无需更改硬件电路或增加扩展芯片。它提供完备的数据通信协议,用户只需要使用相关的IP核即可得到所需的接口。针对这些特点,本文介绍了基于NIOS II软核处理器的异步串行通信的实现方法,讲述了如何采用SOPC Builder定制UART（异步串行收发器）IP核,重点讨论了在NIOS II集成开发环境下的几种编程方法。
关键字：
NiosII
IP核
SoPCBuilder
对新分组密码算法SMS4进行了FPGA实现。所设计的SMS4算法的IP核主要包括具有加解密功能的非流水线式数据通路和实时产生子密钥的密钥扩展模块，并且支持电子密码本(ECB)和分组链接(CBC)两种工作模式。提出了一种不含密钥初始化的运行模式，使解密吞吐率提高近一倍。
关键字：
分组密码
IP核
FPGA
本文根据NiosII嵌入式系统的Avalon总线规范，提出了一种可控震源扫描信号发生器IP核设计的方法，并详细介绍了IP核的硬件和软件设计。该方法采用自定制组件的软、硬件协同设计，实现了起止频率和扫描时长可调的线性升降频正弦扫描信号与频率可调的伪随机扫描信号发生器的IP核设计。通过对该IP核进行验证，证明了其可行性和正确性。
关键字：
Avalon总线
IP核
NiosII
研究基于Avalon-ST接口帧读取的IP核设计应用，通过Avalon-ST接口将外部存储中不同格式的帧数据转化为视频流输出。根据Avalon总线协议及Avalon-ST视频协议研究设计方案，使用Verilog HDL语言对模块进行硬件设计，并将实现的模块进行测试。
关键字：
Avalon-ST
IP核
Verilog
对有功电能计量的数学模型进行了分析，给出了相应的IP核实现模型，并详细讨论了CIC抽取滤波器、IIR高通滤波器、FIR低通滤波器、数字频率变换等模块的原理与设计。
关键字：
有功电能
CycloneII
IP核
ip核介绍
IP核概述
IP核则是一段具有特定电路功能的硬件描述语言程序，该程序与集成电路工艺无关，可以移植到不同的半导体工艺中去生产集成电路芯片。利用IP核设计电子系统，引用方便，修改基本元件的功能容易。具有复杂功能和商业价值的IP核一般具有知识产权，尽管IP核的市场活动还不规范，但是仍有许多集成电路设计公司从事IP核的设计、开发和营销工作。IP核有两种，与工艺无关的VHDL程序称为软核；具有特定电路 [
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