- NGN作为一个面向未来网络业务应用，基于分组平台可以同时提供语音、数据、多媒体等综合业务的系统，成为各大运营商以及设备提供商关注的焦点。 在影响NGN运营模式和运营收益的各种关键因素中，IPQoS特别是核心网的IPQoS，无疑是非常重要的一项。
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IP核
- 目前对RS 编码器的设计主要局限于单一码长和固定纠错能力的RS 码编码器设计。本文提出的这种码长可变、纠错能力可调的RS 编码器是把常用的RS (7, 3) 码、RS (15, 11) 码、RS (15, 9) 码在一个编码电路中实现, 把它做成IP 核, 这样既可以大大地减少了芯片的面积而且给用户提供了方便,又有很大的选择空间。该编码电路采用基于多项式乘法理论GF (2m ) 上的m 位快速有限域乘法的方法, 使电路的编码速度有了很大的提高。本文设计的编码器的最高工作频率可达到100MHz, 完全满足无
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RS码编码器 IP核 纠错能力
- 利用SOPC强大的IP核和容易配置的优势简化设计流程。充分发挥NiosⅡ强大的并行处理能力。该系统主要涉及多个下位机与FPGA的通信问题。
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SOPC IP核 NiosII
- 以Altera公司的QuartusⅡ7．2作为开发工具，研究了基于FPGA的DDS IP核设计，并给出基于Signal TapⅡ嵌入式逻辑分析仪的仿真测试结果。将设计的DDS IP核封装成为SOPC Builder自定义的组件，结合32位嵌入式CPU软核NiosII，构成可编程片上系统(SOPC)，利用极少的硬件资源实现了可重构信号源。该系统基本功能都在FPGA芯片内完成，利用SOPC技术，在一片FPGA芯片上实现了整个信号源的硬件开发平台，达到既简化电路设计、又提高系统稳定性和可靠性的目的。
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直接数字频率合成 IP核 FPGA
- 针对FPGA IP核在可进化可编程系统芯片(SoPC)中嵌入时存在FPGA IP核端口时序控制和位流下载的问题，实现一种适用于可进化SoPC芯片的FPGA接口。该FPGA接口使用异步FIFO、双口RAM的结构和可扩展的读/写命令传输方式来实现FPGA IP核与系统的异步通信。嵌入式CPU可以通过FPGA接口实现FPGA IP核的片内位流配置。FPGA接口中的硬件随机数发生器实现进化算法的硬件加速。
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IP核 SOPC 片内位流配置
- 本论文针对USB1.1 协议规范，本着自主开发USB控制芯片，把MCU 和USB 设备控制器用软核的形式集成在一块芯片上，微控制器我们是用14 位指令字长度，且是单字节指令和单周期指令，其核心指令只有 39 条，容易掌握和设计，而且完全满足总体设计的要求。
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USB控制芯片 IP核 MCU
- 提出了一种高效并行的二维离散提升小波(DWT)变换结构，该结构只需要7 行数据缓存，即可实现行和列方向同时进行滤波变换。
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小波变换 数据缓存 FPGA IP核
- NIOS ⅡI软核处理器具有可裁减,配置灵活等优点。在实际使用中,可根据需求,构建最合适的处理器系统及外部接口而无需更改硬件电路或增加扩展芯片。它提供完备的数据通信协议,用户只需要使用相关的IP核即可得到所需的接口。针对这些特点,本文介绍了基于NIOS II软核处理器的异步串行通信的实现方法,讲述了如何采用SOPC Builder定制UART（异步串行收发器）IP核,重点讨论了在NIOS II集成开发环境下的几种编程方法。
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NiosII IP核 SoPCBuilder
- 对新分组密码算法SMS4进行了FPGA实现。所设计的SMS4算法的IP核主要包括具有加解密功能的非流水线式数据通路和实时产生子密钥的密钥扩展模块，并且支持电子密码本(ECB)和分组链接(CBC)两种工作模式。提出了一种不含密钥初始化的运行模式，使解密吞吐率提高近一倍。
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分组密码 IP核 FPGA
- 本文根据NiosII嵌入式系统的Avalon总线规范，提出了一种可控震源扫描信号发生器IP核设计的方法，并详细介绍了IP核的硬件和软件设计。该方法采用自定制组件的软、硬件协同设计，实现了起止频率和扫描时长可调的线性升降频正弦扫描信号与频率可调的伪随机扫描信号发生器的IP核设计。通过对该IP核进行验证，证明了其可行性和正确性。
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Avalon总线 IP核 NiosII
- 研究基于Avalon-ST接口帧读取的IP核设计应用，通过Avalon-ST接口将外部存储中不同格式的帧数据转化为视频流输出。根据Avalon总线协议及Avalon-ST视频协议研究设计方案，使用Verilog HDL语言对模块进行硬件设计，并将实现的模块进行测试。
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Avalon-ST IP核 Verilog
- 对有功电能计量的数学模型进行了分析，给出了相应的IP核实现模型，并详细讨论了CIC抽取滤波器、IIR高通滤波器、FIR低通滤波器、数字频率变换等模块的原理与设计。
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有功电能 CycloneII IP核
- 针对二进制转十进制(BCD)转码器的FPGA实现目标，提出了一种高效、易于重构的转码器设计方案。并在FPGA开发板上成功地实现了该设计。
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BCD转码器 IP核 路径延迟
- 研究了以太网在多核系统中的数据通讯，设计了以太网IP核到MPSoC网络资源的硬件接口。阐述了设计中各模块的实现功能和设计方法，通过仿真和FPGA验证结果表明，以太网接口数据通讯具有实时和高吞吐率。实现了多核系统与网络数据的信息传递，硬件设计结构简单、性能稳定可靠。
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IP核 以太网 片上多核系统
ip核介绍
IP核概述
IP核则是一段具有特定电路功能的硬件描述语言程序，该程序与集成电路工艺无关，可以移植到不同的半导体工艺中去生产集成电路芯片。利用IP核设计电子系统，引用方便，修改基本元件的功能容易。具有复杂功能和商业价值的IP核一般具有知识产权，尽管IP核的市场活动还不规范，但是仍有许多集成电路设计公司从事IP核的设计、开发和营销工作。IP核有两种，与工艺无关的VHDL程序称为软核；具有特定电路 [
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