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Verilog HDL基础知识4之wire & reg
- 简单来说硬件描述语言有两种用途:1、仿真,2、综合。对于wire和reg,也要从这两个角度来考虑。\从仿真的角度来说,HDL语言面对的是编译器(如Modelsim等),相当于软件思路。 这时: wire对应于连续赋值,如assignreg对应于过程赋值,如always,initial\从综合的角度来说,HDL语言面对的是综合器(如DC等),要从电路的角度来考虑。 这时:1、wire型的变量综合出来一般是一根导线;2、reg变量在always块中有两种情况:(1)、always后的敏感表中是(a or b
- 关键字: FPGA verilog HDL wire reg
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- 关键字: 电源应用 LED 照明 GreenPoint
用于LED照明应用的GreenPoint网上设计仿真工具
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- 随着高亮度发光二极管(HB-LED)在光输出、能效及成本方面的全面改善,同时结合小巧、低压工作及环保等众多优势...
- 关键字: LED驱动器 照明 GreenPoint
LED驱动器GreenPoint参考设计
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- 关键字: LED驱动器 GreenPoint LED照明
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