互连方案激增、取舍变难，行业选择日趋复杂

核心要点

• 设计师常在单一系统中评估5 种以上互连方案，各有明确用途。

• 芯片间（PCIe）与芯粒间（UCIe、BoW）技术目标相近，但实际挑战差异巨大。

• PCIe、CXL、NVLink、UALink 在大型云计算场景并存；以太网方案持续迭代，依托成熟基础设施具备优势。

随着芯片复杂度提升、封装方案增多，系统组件互连的选择空间空前扩大。

高效、高速的数据传输至关重要，尤其在 AI 系统中 —— 处理器与内存间的数据量呈指数级增长。数据需以足够快的速度供给处理器，避免延迟，这就要求高带宽、极低延迟。选错互连方案或架构，会直接导致内存瓶颈、局部过热、信号衰减。工程师需权衡接口协议标准、物理 I/O 缓冲、互连布线通道，覆盖片内与片外网络。

“大趋势是：不同协议对应不同物理距离，从芯粒 / 封装内互连，到机架级系统，”Vinci 半导体与电子业务市场负责人萨蒂什・拉达克里希南（Satish Radhakrishnan）表示，“互连选择不再是单纯的协议决策，而是系统级实现决策。”

主流互连标准与应用场景

• 片内 / SoC 互连：AMBA AXI、CHI；一致性 / 非一致性片上网络（NoC）

• 主机 - 设备互连：PCIe（高速外设总线）

• 封装内芯粒互连：UCIe、BoW、OpenHBI、OIF XSR、CHI C2C、NVLink-C2C

• 机架内扩展（Scale-up）：英伟达 NVLink、UALink、Infinity Fabric

• 机架间扩展（Scale-out）：超以太网（UE/UET）、InfiniBand、RoCE

• 内存池化 / 一致性互连：CXL

• 封装内高带宽内存：JEDEC HBM3e/HBM4

• 封装技术：硅中介层 / 桥、台积电 CoWoS、英特尔 EMIB/EMIB-T

• 3D 堆叠：英特尔 Foveros、台积电 SoIC

• 新兴光互连：CPO（共封装光学）、光 I/O（基于 UCIe 流）

I/O 与互连：概念区分

“互连是物理层连接芯片的部分，” 新思科技（Synopsys）接口 IP 产品总监普里扬克・舒克拉（Priyank Shukla）说，“PCIe、UALink 属于互连技术；而 I/O 通常指低速通用接口，仅负责物理输入输出。芯粒 I/O 则负责核心芯片的数据进出。”

方案过多，设计师反而难以抉择。

“作为 IP 供应商，我们常需解释各协议适用场景，” 楷登电子（Cadence）芯粒与 IP 解决方案高级产品营销总监米克・波斯纳（Mick Posner）表示，“客户总问‘该选哪个？’，我们只能反问‘你的设计目标是什么？’—— 因为方案间存在重叠。”

每种互连都为特定场景定制，无法通吃所有需求。“没必要为了兼容通用接口，牺牲性能、功耗、面积与延迟，” 波斯纳说，“厂商要的是差异化，而非通用性。”

行业共识：分层架构取代单一标准。“标准化底层模块的同时，封装内、机架内、机架间可采用不同互连网络 —— 各层级约束不同，” 楷登电子硅解决方案集团产品营销副总裁阿里夫・汗（Arif Khan）说，“设计师选择更多、分工更清晰：一组链路保障兼容性，一组负责内存池化，一组提供超低延迟扩展。最终胜出的是能无缝融合各类互连的系统。”

方案激增带来的挑战

“方案泛滥本身就是问题，”Axiomise 公司 CEO 阿希什・达巴里（Ashish Darbari）说，“五年前选一种互连、一种封装即可；现在，同一设计中可能同时评估：

• UCIe 2.0（计算 - 内存链路）

• BoW（成本敏感 I/O）

• EMIB-T（高带宽桥接）

• CHI（主机端）

• 非一致性 NoC（流加速器）

  每种方案都有理由，但无单一厂商能覆盖全部—— 需拼接多协议，故障常出现在协议衔接处，而非单一协议内部。”

互连创新多聚焦 AI 单一场景的极致性能。“网络、I/O、链路、协议同步迭代，”Baya Systems 首席解决方案架构师苏拉布・盖恩（Saurabh Gayen）说，“迭代极快，新技术不断涌现、争夺主导权。”

选择不仅看技术，也看风险对冲。“客户常说‘我们要支持两种方案，赌未来赢家’，” 盖恩说，“现在押注、一年后产品上市，选错就全盘皆输。技术评估是基础，但生态、市场势能更关键 —— 有时并非技术最优者胜出。”

方案对比：取舍之道

“真正的难题是：场景重叠易混淆，实现成本完全不重叠，” 瑞昱半导体（Rambus）硅 IP 高级产品总监卢・特努洛（Lou Ternullo）说，“设计需通用兼容、快速落地→选 PCIe；瓶颈在内存容量与利用率→选 CXL（重构互连架构，而非仅提升速率）；系统是紧耦合加速器集群、追求极致带宽与超低延迟→选专用 Scale-up 互连。现代系统多混合使用，单一链路难兼顾所有需求。”

芯粒与 3D：UCIe 崛起

芯粒与多芯片架构驱动市场，兼顾低功耗与高带宽密度。芯粒（Chiplet）是单一功能芯片，行业正通过 UCIe、BoW 等标准化芯粒接口，降低厂商锁定风险。

“标准化芯粒间、内存中心互连优势明显：减少生态摩擦、降低验证成本，”Arteris 产品营销副总裁安迪・南丁格尔（Andy Nightingale）说，“UCIe 明确面向多厂商芯粒互通，定义完整协议栈与合规测试 —— 工程师最爱的实用型标准。”

但 UCIe 尚未达到 PCIe 在板级互连的统治地位。

“芯粒设计本质上和芯片间互连一致，只是变成芯粒间互连，” 楷登电子波斯纳说，“为什么封装内更复杂？核心在芯粒接口。芯片间有成熟 PCIe 协议，而芯粒间尚无统一标准。UCIe 正努力成为芯粒间的‘PCIe’，但数据中心场景复杂：CPU-CPU、GPU-CPU、GPU-CPU - 内存，需求各异。”

芯粒趋势不可逆。“芯粒的优势是自由组合，” 是德科技（Keysight EDA）高速数字设计主管李熙洙（Hee Soo Lee）说，“不必依赖单一 IDM，可集成商用组件，加速生态落地。”

图 1：3.5D 封装示例（3D 堆叠芯片通过中介层与 UCIe 连接 2D 芯片）图源：新思科技

PCIe 与 CXL：通用与内存专用

AI 系统常用 CXL/PCIe 实现计算解耦，动态共享内存、存储、加速器资源。

“PCIe 不止用于 AI，主流数据中心、企业 IT、个人电脑均依赖它，”Baya Systems 首席解决方案架构师肯特・奥特纳（Kent Orthner）说，“协议持续提速，搭配 HBM 封装内存，提供高速、低延迟的外部内存访问。”

CXL 定位明确：CPU - 内存互连。“CXL 专为内存共享、池化设计，无替代方案，” 楷登电子波斯纳说。

图 2：高性能计算芯粒示例（UCIe 芯粒互连、PCIe 7/CXL 连接 CPU - 内存）图源：新思科技

“CXL 推动内存 / 加速器互连走向一致性网络与共享内存模型——AI 工作负载以数据搬运、内存带宽为核心，而非单纯算力，”Arteris 南丁格尔补充。

AI 数据中心 / 高性能计算：NVLink vs UALink

机架内 GPU 高速互连，NVLink 与 UALink 是以太网的主要竞争者。

“GPU 算力 / 内存提升、跨 GPU 数据量激增，NVLink 与 UALink 关注度上升，”Vinci 拉达克里希南说，“NVLink 是英伟达 GPU 生态主流；UALink 作为开放标准，加速互连场景崭露头角。在 CPO 成熟前，二者是 AI 芯片厂商并行连接多 GPU、高效传输数据的核心方案。”

选择难分高下。“客户常问‘选 NVLink Fusion 还是 UALink？’” 楷登电子波斯纳说，“NVLink Fusion 是英伟达公开版 NVLink，主打 CPU-GPU 互连；UALink 由 AMD 主导，基于 Infinity Fabric，覆盖 GPU-CPU、GPU-GPU 互连，开放生态。”

PCIe 曾是 CPU - 加速器首选，如今面临 NVLink Fusion、UALink 竞争 —— 后两者性能更优、场景更贴合。但PCIe 不会消失，英特尔架构仍依赖它，未来将形成片内 / 片外多协议共存格局。

“超大规模厂商更熟悉以太网，”Baya Systems 盖恩说，“超以太网、OCP ESUN 应运而生 ——‘微调以太网即可，基础设施不变’。以太网多次在竞争中胜出，UALink 原生适配 AI，但以太网生态成熟、迭代快，胜负难料。”

部署挑战：碎片化与基础设施

Scale-up/Scale-out 协议繁多，部署落地难。

“系统需互通，协议生态规模决定成败，” 楷登电子汗说，“Scale-up 协议依赖专用交换芯片，厂商各自开发，导致碎片化。SoC 设计师甚至需在芯片内集成多方案，应对未来生态不确定性。”

“ESUN 交换机复用以太网基础设施，仅需协议微调；全新协议则需从零开发，成本高、周期长，” 汗说，“新协议需兼顾系统与软件适配，充分发挥性能优势难度大。”

图 3：PCIe 7.0 时分复用交换 IP 图源：瑞昱半导体

未来趋势：光互连、CPO 与高速 SerDes

预计5 年内，AI 数据中心互连将全面光互连；TrendForce 预测，全球光模块出货量将从 2023 年 2650 万件增至 2026 年9200 万件以上。

“光互连、尤其是 CPO 关注度飙升，” 是德科技李熙洙说，“将电互连转为光互连，解决功耗瓶颈。AI 芯片 ASIC 密集、功耗巨大，CPO / 硅光技术可显著降功耗，无需专用 ASIC；同时规避铜线信号损耗，提升系统效率、降低热限制。”

光互连因芯片边缘带宽瓶颈，逐步从 “科研热点” 走向选择性商用，但尚未成为默认方案。“随着封装带宽需求激增、功耗受限，光 I/O 正加速落地，”Arteris 南丁格尔说。

结论：无绝对赢家

每种互连协议各有优劣，无单一最佳方案，需结合场景取舍。

“标准化需兼顾兼容性与存量基础设施，” 楷登电子汗说，“新标准（如 UALink）落地需配套专用交换机，成本高昂；CXL 推广缓慢也因基础设施不完善。设计师常权衡：现有方案小幅牺牲性能，还是全新方案高成本高收益？”

互连方案之争，恰似十年前电磁仿真技术 ——FEM、FDTD、MoM 等并存，各有所长。“无万能算法，只有适配场景；互连同理，无单一标准通吃所有接口，” 是德科技李熙洙说。

但部分方案注定边缘化：片内总线、单端信号抗干扰差，时序良率低；长距离铜线互连成本高、损耗大，关注度持续下降。