这种“二维”晶体管工艺能否改变逻辑和功率器件的生产？

CDimension最近发布了一项技术，使传统半导体晶圆厂能够使用超薄半导体材料制造垂直集成的极小、快速且高效的“二维”晶体管阵列。它有潜力改变数字和功率器件的可能性。

据公司介绍，它已经帮助多家芯片制造商探索如何将技术应用于制造数字和模拟集成电路，这些集成电路能提供显著更高的逻辑密度、运行速度和能效。

CDimension还为开发者提供了资源，使他们最终能够利用相同的工艺生产垂直集成芯片，将计算、内存和电源功能统一到单一高效设备中。

BEOL工艺使原子薄膜能够生长

公司商业化产品的核心是一种专有的低温后端（BEOL）工艺，能够直接生长高度均匀、原子层厚度（6纳米/3原子厚）的材料薄膜，如二硫化钼（MoS2），并直接生长到硅基板上。

该层可以通过现有的光刻工艺处理，制造出电子迁移率远高（约400 cm2/V/s）、更低的漏电和寄生电容，以及比同等CMOS器件更宽的带隙（2.4 eV）的晶体管（见图1）。

1. CDimension工艺可以将极均匀、原子层厚度（6纳米/3原子厚）的材料薄膜沉积到硅基板上。半导体制造商可以使用标准的CMOS工艺在处理后的晶圆上形成高性能、高效率的“二维”晶体管。

由于结构薄且无隔离井，这些晶体管的泄漏和寄生损耗明显低于同等的CMOS晶体管。因此，CDimension的MoS2薄膜中制造的所谓二维器件内部测试显示，晶体管级能效提升了多达1000倍。

从实验室转向工厂

为了帮助早期采用者探索这项技术，CDimension 提供 4 英寸和 8 英寸。硅晶圆上涂有MoS2薄膜。制造商可以利用这些晶圆，利用大多数商用150至180纳米晶圆生产线上可用的标准光刻工艺，形成二维晶体管。这包括使用标准CMOS兼容金属化层（如铜）形成的互连。

这些互连所展现的短距离和低寄生效应，有助于器件的高性能。用铋、锑和镍可以实现更好的欧姆接触，但使用这些材料需要额外的工艺步骤。

CDimension表示，预计早期采用者将使用这些单层MoS2涂层晶圆生产低功耗高速MCU、存储器及其他数字器件等元件。其他应用包括具有宽带隙（WBG）材料诸多优势的功率器件，如氮化镓（GaN）和碳化硅（SiC）。

此外，公司指出该技术在射频和传感应用中具有良好潜力，甚至可能用于不同材料的量子计算。

3D未来？

由于胶片沉积过程在200°C下进行，可用于制造多层二维器件及其相关互连，而不会损坏已成型的器件。

根据CDimension的说法，这一能力最终将使设计师能够开发集成多层高速/低功耗逻辑、内存及其他功能的单芯片产品，以及像MCU这样通过极短、低阻抗互连访问的大型片上存储器的高密度器件（见图2）。

2. 薄膜沉积工艺在200°C下进行，因此可用于制造多层二维器件及其相关互连，而不会损坏已形成的器件。

用于制造功率器件时，产生的晶体管可在40至45伏可靠电压下工作，更不易受噪声影响，且开关速度相对独立电压。CDimension表示，有信心这些第一代晶体管的通道长度可以调整以支持更高电压（100伏或更低）。二维功率器件的初步应用可能包括高效、低噪声的降压稳压器，尤其是GPU的。

该技术的首批商业应用预计将在2026年中期上市，最可能是集成内存和电源管理单元（PMU）的小型MCU，用于高性能CPU、GPU和SoC。