跟上人工智能的步伐：为什么全环门晶体管是答案

人工智能（AI）已成为当今半导体扩展的工作负载。无论是在超大规模数据中心训练基础模型，还是在网络边缘执行严格功耗范围的推理，人工智能都依赖于单位面积内装入更多晶体管，同时降低每次作的功耗。

在半导体领域，更高的密度和效率等同于器件的扩展。通过平面互补金属氧化物半导体（CMOS）器件进行传统缩放，几十年前就达到了物理和泄漏极限。随后出现了FinFET，进一步扩展了摩尔定律，引入了鳍状信道，提升了门控。但FinFETs也已达到极限。

随着门长接近个位数纳米，静电短通道效应和泄漏再次限制了缩放。简单来说，FinFET无法提供亚3纳米逻辑所需的门控水平。

如今，半导体行业正将目光投向全环绕栅极（GAA）晶体管，将其视为延续工艺微缩的核心路径。通过采用栅极材料从四周完全包裹沟道的结构，全环绕栅极晶体管即便在埃级尺寸下，也能最大限度降低漏电率与器件差异性。

晶体管从平面晶体管演变到FinFET再到全环栅。

全环绕栅极晶体管的结构与优势

全环绕栅极晶体管的制备流程如下：首先垂直堆叠多层超薄硅基沟道，沟道之间由牺牲层硅锗（SiGe）材料隔开；随后通过选择性刻蚀工艺去除硅锗牺牲层，剩余的纳米片沟道会被栅极介质与金属栅极完全包裹。

这种栅极从各个角度完全环绕沟道的架构，堪称晶体管静电控制技术发展的终极形态 —— 这项技术始于平面器件，经鳍式场效应晶体管得以延伸，最终在全环绕栅极结构中实现了完美的全包围栅极控制。

全环绕栅极晶体管的首要优势，也是最核心的优势，在于其独特的结构能够实现对沟道电势的超高精度控制。随着器件尺寸微缩，漏致阈值电压滚降等短沟道效应的负面影响会急剧放大，而全环绕栅极结构通过栅极的全方位包裹，能够有效抑制这类效应。同时，垂直堆叠多层纳米片沟道的设计，允许工程师在不增加器件水平面积的前提下，显著提升驱动电流。

上述特性共同赋予了全环绕栅极晶体管鳍式场效应晶体管难以企及的功耗、性能、面积与成本（PPAC）优势。

当然，这些性能提升的背后，是器件制造复杂度的大幅增加。每一层纳米片堆叠都需要经过多次外延生长、牺牲层的高精度刻蚀，以及在极窄的垂直空间内集成高介电常数栅介质与金属栅极。由此可见，全环绕栅极晶体管的结构优势只是其技术价值的一部分，这种全新的器件形态也重新定义了晶体管性能的瓶颈所在。

全环绕栅极晶体管面临的全新挑战

尽管全环绕栅极晶体管完美解决了静电控制的难题，却也带来了新的性能制约因素。在平面器件中，沟道电阻是制约性能的主导因素；到了鳍式场效应晶体管阶段，源极与漏极的电阻占比已与沟道电阻相当；而在全环绕栅极晶体管中，接触电阻与源漏电阻已成为器件总电阻的主要构成部分，这直接限制了器件在特定电源电压下的最大驱动电流。

这种转变是多种因素共同作用的结果。为了最大限度降低串联电阻，源极与漏极区域需要进行极高浓度的掺杂，掺杂浓度有时甚至接近硅材料本身的原子密度。

这些重掺杂区域与未掺杂的纳米片沟道直接相邻，而纳米片沟道对极微量的掺杂剂扩散都高度敏感。哪怕只有少量磷或硼原子扩散进入沟道区域，都可能导致器件阈值电压偏移、漏电率上升，并造成堆叠纳米片之间的性能差异。

与此同时，去除硅锗牺牲层以释放纳米片沟道的工艺，有可能导致硅材料界面粗糙度增加。粗糙的界面会引发载流子散射，降低载流子迁移率，进而进一步限制驱动电流。最后，金属接触的制备工艺会在金属 - 半导体界面形成肖特基势垒，这也会带来额外的电阻损耗。

综上所述，全环绕栅极晶体管虽然在静电控制方面表现卓越，却受制于全新的性能瓶颈。对于同时要求高性能与低运算功耗的人工智能及嵌入式负载而言，这种性能失衡构成了严峻的挑战。

MST：赋能全环绕栅极晶体管的原子级工程技术

针对上述挑战，一种极具前景的解决方案是Atomera的Mears硅技术（MST）。该技术通过在器件结构的特定位置引入超薄外延硅层，并嵌入部分单原子层氧，实现对掺杂剂扩散的精准控制、沟道界面的平滑处理，以及器件电阻的有效降低。

至关重要的是，MST 技术并非对晶体管结构的彻底重新设计，而是一种可嵌入现有工艺流程的技术方案 —— 它能够充分利用器件制造中已有的外延生长步骤。因此，MST 技术与需要多次外延工艺的全环绕栅极晶体管制造流程高度兼容。

MST 技术在全环绕栅极晶体管制造中的首要作用，是充当重掺杂源漏区与未掺杂沟道之间的扩散阻挡层。沟道区域必须保持无掺杂状态，才能确保器件开关特性的稳定性，而源漏区的掺杂剂迁移会严重损害器件性能。

MST 阻挡层能够大幅抑制掺杂剂扩散，这使得制造商可以在源漏区引入更高浓度的激活掺杂剂以降低电阻，同时避免沟道区域受到污染。实验结果表明，这种阻挡效应能够将器件关态漏电率降低数个数量级，同时保证阈值电压的均匀性。

此外，MST 技术还能提升沟道内的载流子迁移率。在纳米片逻辑器件常见的高垂直电场环境下，界面粗糙度引发的散射是限制载流子迁移率的主导因素。得益于 MST 技术对界面质量的改善，器件的粗糙度散射效应得以减轻，在标准工作条件下载流子迁移率可提升约 15%。这种性能提升直接转化为两大优势：相同电源电压下的驱动电流提升，以及无需等比例增加功耗的开关速度提升。

MST 技术的另一项优势在于，它能够改变栅极堆叠结构的有效功函数。传统全环绕栅极器件若要实现低阈值电压特性，需要采用较厚的功函数金属，这会限制纳米片的垂直堆叠密度。而 MST 技术通过降低硅 / 高介电常数介质界面的偶极矩，无需依赖厚功函数金属即可实现低阈值电压。

这一改进允许在相同的垂直空间内堆叠更多纳米片，从而使单位面积的驱动电流提升约 10%。

最后，MST 技术通过降低金属 - 硅界面的肖特基势垒高度，有效减小了接触电阻。研究数据显示，该技术可将势垒高度降低 40% 以上，对应的接触电阻整体降幅达 11%。鉴于接触电阻已成为全环绕栅极晶体管的主要电阻来源，即便是小幅的电阻降低，也能带来显著的性能提升。

从超大规模计算到边缘计算的应用价值

算力能效的提升需求，覆盖了从超大型云数据中心到微型边缘设备的全场景，而这些场景都面临着相似的功耗、性能、面积与成本（PPAC）权衡取舍。

在超大规模计算领域，训练与运行大型人工智能模型需要极高的算力密度。然而，不断攀升的能耗与散热需求正威胁着数据中心的可持续运营。全环绕栅极晶体管结合 MST 技术带来的漏电率与接触电阻降低，能够转化为横跨成百上千台服务器的兆瓦级能耗节省 —— 这正是功耗、性能、面积与成本体系中 “功耗” 维度的核心价值。

搭载 MST 技术的全环绕栅极晶体管，通过提升载流子迁移率与降低电阻来增强器件性能，进而提高单个晶体管的驱动电流。同时，该技术通过支持更薄的功函数金属与更高密度的纳米片堆叠，提升了晶体管的面积效率，从而最大化单位硅片面积的算力吞吐量。这些优势共同作用，通过降低能耗与基础设施成本，实现了规模化运算场景下单位运算成本的下降。

这些优化超大规模计算功耗、性能、面积与成本的技术突破，同样适用于嵌入式与边缘计算系统 —— 尽管这些场景面临的约束条件截然相反。边缘计算设备的设计人员需要在极小的封装尺寸与有限的散热能力下，管理毫瓦级的功耗预算，但这些设备同时又需要承担复杂的人工智能推理与实时控制任务。

MST 技术的掺杂阻挡效应能够保持阈值电压的稳定性，从而提升数十亿级晶体管的良率与可靠性；更低的接触电阻与更高的载流子迁移率，意味着每瓦功耗可支持更多运算操作，直接解决了边缘设备的功耗约束；更高的堆叠密度则在减小硅片面积、降低成本的同时，实现了更高的集成度。对于边缘计算领域的工程师而言，这些技术优势最终转化为：在不超出热功耗限制的前提下，实现更高性能的紧凑型处理器。

结语

随着半导体行业迈入埃级工艺时代，全环绕栅极晶体管架构与原子级材料工程技术的结合，为工艺微缩提供了一条可持续的发展路径。人工智能与边缘计算的算力需求极为庞大，但凭借全环绕栅极晶体管与 MST 这类创新技术，半导体行业已具备了满足这些需求的核心工具。