基于VHDL的线性分组码编译码器设计
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图1、图2分别为线性仿真分组编码器、译码器电路的仿真波形。图中各参数含义如下：clk是系统时钟信号输入；UI是编码器中三位线性分组码的输入；CO是编码器中六位编码的输出；Y是解码器中六位编码的输入；c是解码器中六位译码的输出。本文引用地址：https://www.eepw.com.cn/article/191648.htm
在图1、图2中，截取了仿真的部分波形进行分析，产生的六位编码CO、六位译码Y完全依据线性分组码的编译码规则，任意两个许用码组之和(逐位模2加)仍为一许用码组，即具有封闭性。
4 结语
对线性分组码编、译码器的设计基于VHDL(硬件描述语言)，与传统设计相比较，采用VHDL语言设计的线性分组码编、译码器无需考虑具体电路的实现，只需要掌握编译码原理，根据相应的编译码规则转换成VHDL语言，大大减少了设计人员的工作量，提高了设计的准确性和效率。程序已在Max+PlusⅡ10．O工具软件上进行了编译、仿真和调试。经过实验结果的分析，说明本设计是正确的。本文给出的设计思想也适用于其他基于PLD芯片的系统设计。
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