基于可编程展频时钟生成器的降低EMI干扰技术介绍

图5：GP SSCG缓冲器芯片中的频率调整。

　　当实际配置和这些理想设置有偏差时，各种副作用就会产生。比如，如果输入频率不在所选范围的正中，VCO和调制频率就会被直线调整(下图6)。

　　如果PLL带宽太低(一般是由于控制周期间抖动，如图6所示)，那么频率概图就会变形，从而影响EMI性能。

　　当输入频率最低时，结果是最糟糕的：因为PDF和VCO频率都很低，周期间抖动大大增加，并且由于调制频率低而频率概图可能变形，EMI抑制性能就会大大降低。

图6：频率调整和理想概图比较。

　　当扩展量的选择受到限制时，开发人员就必须选择一个超出需要的更大扩展量。这常常会增加周期间抖动，并降低系统时序预算。

　　如果没有一个扩展率可以满足系统要求，开发人员就必须要求时钟供应商对设计作出改动并提供一款新的芯片，而这个过程中，哪怕仅仅是改变一个金属层那么简单，也最少需要数周的时间，并且成本一般都非常高。

　　与之相比，一个可编程的展频时钟生成器则能够提供支持可现场编程性的通用时钟，并结合片上非易失性存储器，实现动态的展频参数重置，从而不需要让厂家花大量时间和成本对芯片进行改动。

　　可编程性还让展频时钟性能能够针对所要求的规格进行优化。比如，开发人员可以规定2.1%的精确扩展率(而不是固定选择的3%)，或者为实现所需的频率设置而优化调制模式。

　　上面的图4展示了如何利用一个带有2个展频PLL的4PLL型时钟芯片，通过调制频率优化来轻松将EMI降低3 ～4 dB的。这些扩展的PLL都有两个独立扩展模式可供选择。

　　大部分开发人员都更喜欢使用Hershey Kiss展频时钟来实现更好的EMI抑制性能，但很多时钟供应商都只提供线性展频时钟。在理想情况下，一个SSCG必须同时提供Hershey Kiss和线性展频时钟。图3展示出Hershey Kiss展频时钟在上面所示的4PLL时钟芯片测试条件下一次性EMI降低了1.67dB。

　　另外，重要的时钟参数，例如PLL电荷泵电流、VCO增益和输出驱动强度，都是必须能够编程设置的。这样的灵活性能够大大提高系统性能，减少系统开发时间，将改动限制到最小并降低风险。