高速CMOS钟控比较器的设计

　　比较器的最后一级是输出缓冲级(又被称为后放大器) ，其主要作用是把判断电路的输出信号转化为数字逻辑电平(0 V或1. 8 V) ，输出缓冲器的输入是一对差分信号，没有压摆率的限制。本文采用自偏置的差分放大器( self2biasing differential am2p lifier)作为输出缓冲级，同时在放大器的输出端加两级反相器，用作附加的增益级，并实现负载电容和自偏置差分放大器之间的隔离。

　　图3所示是一个自偏置的差分放大器，它包括两个差分放大器，每一个均作为另一个的负载。M15和M16的栅极没有连接到外部偏置，而是连接到M17和M18的漏级，形成负反馈环路，来实现差分放大器尾电流的自适应。M15和M16工作在线性区，可以获得大的输出电压摆率，使得输出电压直接转换到数字逻辑电平。当M17和M18的栅极电压增大时，M17和M18的漏级电压下降，并使M15导通，电流增大，这个电流通过M19流向连接在M19和M20漏极的输出电容。在这种情况下，M16的电流为零。当M17和M18的栅极电压下降时，M16导通，那么大电流经过输出电容通过M16泄露。因此，这一结构的电路具有吸入和供出大电流的能力， 且没有静态电流，这个特性非常适合于高速比较器的应用。

图3　自偏置差分放大器

　　2　电路的优化设计

　　2. 1　速度优化

　　比较器的工作速度与预运放的增益、时间常数和判断级的时间常数有关。图4给出了预运放交流小信号等效电路图。

　　在该电路中， gm1 = gm2 ， gm3 = gm4 ， gm5 = gm6 ， CA =CB ，由图可得预运放的传输函数为:

　　从式(2)可以看出，只要gm5小于gm3 ，预运放的极点就在左半S 平面， 系统将是稳定的。预运放的直流增益为:

　　从式(4)可看出，由于添加了交叉耦合负载M3和M4 ，预运放的增益提高了gm3 / ( gm3 gm5 )倍， 只要调整M3、M4 与M5、M6 的宽长比， 即调整gm3与gm5之比，就可方便地调整预运放的增益提升量。

　　从式( 2) 还可以看出， 预运放的时间常数为CA / ( gm 3 gm5 ) ，降低预运放的时间常数需要减小预运放输出端的电容， 同时合理选择差分对管的偏置电流并适当提高gm5与gm 3的差。

　图4　预运放交流小信号等效电路图。

　　当时钟信号CLK为低电平时，判断级的等效电路如图5所示。其中Vi9和Vi10分别为M9 和M10漏极的初始电压， C9、R9 和C10、R10分别为M9、M10管漏级到地的电容与电阻，理想情况下M9 和M10完全对称， R9 = R10 = R， C9 =C10 =C。

　图5　( a)判断级等效原理图， ( b)小信号等效模型。

　　由图5 ( b)小信号模型得到比较器传输延时的时间常数为:

　　其中τ= RC， Iss为判断级的尾电流源(M14 )电流。根据式(5) ，为了减小时间常数提高比较器的速度，一般可以采用最小尺寸的沟道长度， 此外还可以增大判断级的尾电流，但这也会带来功耗增加和输入共模范围减小等不利因素。