基于SOPC的运动视觉处理系统的设计与实现

　　CSC（Color Space Convertorr）是 Altera公司提供的 MegaCore IP库文件中的一个专门用于图像色彩空间转换的 IP核，与软件转换相比，其具有明显的速度优势和灵活性：

　　● 每个时钟周期完成一个像素点的转换

　　● 在 Stratix系列 FPGA中，时钟频率大于 200MHz

　　● 支持 RGB和 YCbCr、YUV之间的互换

　　● 用户可以自定义转换矩阵的相关系数

　　● 支持有符号数和无符号数

4 RAM数据缓冲区

　　输入输出的数据宽度为 2～32b 4 RAM数据缓冲区 Stratix II系列 FPGA最多包含有 9Mb的片上 RAM。这些 RAM采用 TriMatrix存储结构，包括三种大小的嵌入式存储器块，分别为： 512b的M512块，4Kb的M4K块和512Kb的M-RAM块，每个都可以配置支持各种特性，如单端口 RAM，双端口 RAM，FIFO等，为大存储量应用提供解决方案。

5 外部存储器和外设接口

　　Stratix II系列 FPGA为外部存储器的可靠数据传送而进行了优化设计，支持最新的存储接口访问片外存储器。开发人员使用 Stratix II先进的器件特性和可定制的 IP核，能够快速和方便地将各种大容量存储器件集成到复杂的系统设计中。Stratix II支持各种最新的存储接口。Stratix II系列 FPGA片内处理器与外设之间是通过 Avalon交换式总线连接的。 Avalon交换式总线是 Altera开发的一种专用内部连线技术，使用最少的逻辑资源来支持数据总线的复用、地址译码、等待周期的产生、外设的地址对齐、中断优先级的指定等。外设接口可定制的 IP核有 USB、I2C、Ethernet、PCI等控制器，这些 IP核大多是由第三方提供的，可以免费试用，也可支付部分费用购买。本系统采用的 USB2.0控制器和以太网接口控制器均由 Mentor公司提供。

6 时钟管理电路

　　Stratix II系列 FPGA具有多达 48个高性能的低偏移全局时钟，它可以用于高性能功能或全局控制信号；多达 12个可编程锁相环（ PLL），具有完备的时钟管理和频率合成能力，包括时钟切换、PLL重配置、扩频时钟、频率综合、可编程相位偏移、可编程延迟偏移、外部反馈和可编程带宽。Stratix II有两类通用的 PLL：增强型 PLL和快速型 PLL。增强型 PLL功能丰富，支持外部反馈、扩频时钟、可编程带宽等；快速型 PLL针对高速差分 I/O接口进行了优化，具有动态相位调整（ DPA）功能。这些高速时钟网络和丰富的 PLL结合起来，为系统在最小的时钟偏移下工作提供有力的保证。

　　7 SOPC的其他组成部分

FPGA配置接口用于 SOPC的配置、编译和在线调试； LCD显示接口可以外接液晶显示屏；报警信号是在检测和识别出运动目标时，发出的声音或光电信号，可用于安防；标准I/O口则是预留的，用于日后的升级扩展。

　　创新点：SoPC概念提出以前，电子系统的集成设计主要以板级为主，这种设计方法随着系统时钟频率的不断提高和电路功能的日趋复杂，实现的难度越来越大，电磁干扰和信号完整性问题日益突出。仅靠优化 PCB的布局和布线，已经不能满足高速信号的传输和处理要求。随着半导体工业的不断发展，可编程片上系统以其较高的性能、可靠性，较低的功耗、成本和良好的便携性将成为未来电子产品开发设计的主流。而运动视觉 SoPC更好地解决了板级电路的一系列问题，并可广泛应用于安防监控、视觉导航、智能交通等众多领域，必定会有良好的市场前景。