为您的转换器选择正确的时钟(1)

　　孔径延迟的重要性有许多原因，主要是由于时钟和模拟信号具有某种形式的同步，而且与其他信号的关系也很重要。在同步信号时，意外的时间延迟会导致数字和模拟信号不能按预期再现，如以下两个应用所示。

　　在第一个示例中，以两种不同时钟对瞬态事件进行采样，并比较所得结果。一组样本中，信号是在预期时间上采样。另一组中，采样提早半个时钟周期，即AD是时钟周期的-0.5。虽然信号得以精确采样，可以看到，当样本彼此堆叠时，得到的数字信号不同。在ADC应用中这可能很重要，容许时序误差与模拟输入的最大压摆率及容许误差相关，如以下公式所示： 

　　试举一例，考虑2.048V范围的8位ADC，将同步瞬态事件与63 V/μs的最大压摆率进行数字转换。如果所需精度为1 LSB (0.008 mV)，则孔径延迟必须小于127 ps!

　　图2眼图显示的是孔径延迟的另一示例。眼图在通信信号内产生，通常与复杂波形相关(例如假想信号I和Q)。其目的是对开放程度最大的眼部中心内的眼图进行取样。如果采样过早或过迟，眼部部分闭合且采样信号较小，出现误差的概率较高。大多数通信系统能够对系统重新定时，确保实现最佳采样，但必须具有足够的余量来涵盖信号链内的预计延迟。

　　除转换器AD外，其他考虑因素包含PCB(印制电路板)材料和时钟布局。典型PCB布局可能以每英寸150~200 ps的延迟传播时钟信号(假定使用标准FR4材料和50Ω走线)。因此，即使是小型PCB走线，也可增加预期时钟延迟。如果孔径延迟对您的应用很重要，则应注意让时钟长度彼此匹配，并确保时钟和模拟长度也彼此匹配。设计恰当的布局应提供长度和几何形状均匹配的走线长度，同时小心避免大角度和不必要的过孔。当路由模拟和时钟信号时，通常这些线路具有最高优先级，首先接受路由放置。遵循该原则可获得最佳性能。有关路由模拟和时钟信号的细节在指导手册布局段落中详细论述。

　　频域

　　大多数系统对所使用的各种频率有精度要求。这些要求也适用于类似ADC和DAC这样的采样系统。如果提供给这些系统的采样时钟有频率错误，则会转化成转换后信号的频率(及时间)误差。例如，如果DAC额定具有500 MSPS时钟，产生100 MHz模拟输出，则时钟频率内的任何误差将直接转化成输出频率误差。如果采样时钟关闭100 ppm(百万分率)，则所得模拟输出也会关闭100 ppm。因此在使用数据转换器时，所选择的时钟精度必须匹配DAC的所得模拟输出或ADC的模拟输入。

　　相位域

　　时钟内的静态相位误差会呈现与上述孔径延迟相同的误差。但在对信号相位信息敏感的应用中，这一点变得很重要。由于固定时间延迟在不同频率下产生不同相位误差，在相位域内，宽带信号将在整个频谱上呈现线性相移。在相位内包含大多数信息的应用中，例如视频和通信，必须考虑这一由时间延迟引起的相移。许多系统中，目标信号可分散在5 MHz或更高频率上。某一路径上的延迟会在整个频谱上引入频率相关相位延迟。

　　幸运的是，该延迟是线性相位延迟，可以用多种方式进行校正。不过，必须了解时钟或模拟路径内的延迟是如何导致额外相位变化的。时钟和模拟路径之间的差分延迟会随频率变化产生相位误差，计算公式如下：

　　如上所示，这是与频率成函数关系的线性延迟。通常，线性相位延迟无需担心，除非有多条路径正在进行匹配，如相控阵或MIMO(多输入多输出)系统。即便如此，只要路径间的误差相互匹配，也不会造成问题。当延迟以非线性方式随频率变化时，问题就出现了。群延迟是衡量不同频率的信号在给定路径中的传播速率的指标。由于延迟变化，相移不同于线性相位，难以进行校正。群延迟通常更多地与滤波器路径而不是系统时钟相关，因此不在本文讨论范围之内。