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EEPW首页 >> 主题列表 >> 锁相环

锁相环 文章

一种新型带宽自适应全数字锁相环的设计方案

  • 本方案采用理论分析与硬件电路设计相结合的方法进行了系统设计,并用FPGA予以实现。系统仿真与硬件电路测试结果证实了设计方案的正确性。该锁相环的自由振荡频率可随输入信号频率的变化而改变,具有电路结构简单、锁相范围广、锁定速度快和稳态误差小等特点。
  • 关键字: FPGA  锁相环  振荡器  滤波器  计数器  

基于多环锁相宽带细步进频率合成器的设计

  • 摘要:为了满足宽频段、细步进频率综合器的工程需求,对基于多环锁相的频率合成器进行了分析和研究。在对比传统...
  • 关键字: 多环技术  锁相环  宽带  细步进  低杂散  

基于TMS320F28335的微网锁相环的设计方案探讨

  • 微电网是将分布式电源、储能单元、负荷以及监控、保护装置结合在一起,形成一个对公共电网来说单一可控的单元...
  • 关键字: TMS320F28335  锁相环  

3.7 GHz宽带CMOS LC VCO的设计

  • 电子产品世界,为电子工程师提供全面的电子产品信息和行业解决方案,是电子工程师的技术中心和交流中心,是电子产品的市场中心,EEPW 20年的品牌历史,是电子工程师的网络家园
  • 关键字: CMOS  LCVCO  电感  射频开关  PVT  锁相环  

改进的解耦双同步坐标系锁相环的设计与实现

  • 摘要:微网中的电压可能会存在较大的谐波和不平衡,因此要求锁相环(PLL)能够迅速、准确地确定电网正序电压的相位。提出的改进型解耦双同步坐标系PLL通过在q轴加入6次谐波的陷波器,可抑制电网中的5次负序电压和7次正
  • 关键字: 锁相环  双同步坐标系  解耦陷波器  

锁相环的电源管理设计

  • 锁相环(PLL)是现代通信系统的基本构建模块PLLs通常用在无线电接收机或发射机中,主要提供“本振”(LO)功能;也...
  • 关键字: 锁相环  电源管理  

鉴频鉴相器的指标对锁相环死区及抖动性能的影

  • 该应用笔记讨论了鉴频鉴相器的指标对锁相环(PLL)死区及抖动性能的影响。在使用电荷泵环路滤波的PLL设计中,通 ...
  • 关键字: 鉴频  鉴相器  锁相环  抖动性能  

一种基于VHDL语言的全数字锁相环的实现

  •  随着集成电路技术的不断进步,数字化应用逐渐普及,在数字通信、电力系统自动化等方面越来越多地运用了数字锁相环。它的好处在于免去了模拟器件的繁琐,而且成本低、易实现、省资源。本文综合以上考虑,在一片FPGA
  • 关键字: VHDL  全数字  锁相环    

微电网逆变器锁相环的设计及实现

  • 摘要:微电网由分布式电源、储能装置及本地负载构成,既可并网运行也可孤岛运行。实现2种运行模态的平滑过渡和切换是其关键技术之一,其中锁相环起到很重要的作用。微网主从控制结构中,主逆变器在并网运行时与电网电
  • 关键字: 微电网  逆变器  锁相环    

锁相环+双AD7865实现交流采样

  • 介绍了电力系统参数交流采样的设计思想,对频率跟踪电路进行了分析,提出了由锁相环CD4046和AD7865构成的硬件解 ...
  • 关键字: 锁相环  AD7865  交流采样  

基于磁感线圈的车流量检测的研究

  • 摘要:为了解决车辆计数问题,将环形线圈作为传感器,铺设在公路行车道上。当车辆通过线圈上面时,由于电感L发生变化,引起振荡电路的频率发生变化;通过锁相环芯片检测频率的变化,使模拟信号转化成数字信号,将锁相
  • 关键字: 车流量检测  环形线圈  振荡电路  锁相环  

基于FPGA的数字三相锁相环优化设计

  • 数字三相锁相环中含有大量乘法运算和三角函数运算,占用大量的硬件逻辑资源。为此,提出一种数字三相锁相环的优化实现方案,利用乘法模块复用和CORDIC算法实现三角函数运算,并用Vetilog HDL硬件描述语言对优化前后的算法进行了编码实现。仿真和实验结果表明,优化后的数字三相锁相环大大节省了FPGA的资源,并能快速、准确地锁定相位,具有良好的性能。
  • 关键字: FPGA  数字  三相  锁相环    

基于锁相环的低频函数发生器

  • 摘要: 介绍了锁相环的原理以及Freescale 公司的锁相环频率合成器件MC145151- 2 的主要特点,给出了MC145151- 2 和ICL8038 低频锁相环函数发生器的工作原理、设计思想、电路结构、模块设计方法及其电路原理图。1 引言
  • 关键字: 锁相环  低频  函数发生器    

小数N分频锁相环应用优缺点分析

  • 小数N分频PLL从上世纪七十年代开始就已投入使用。小数N分频使PLL输出的分辨率可以降至PFD频率的一小部分(如图所示),其中PFD输入频率为1 MHz。可以产生分辨率为数百Hz的输出频率,同时维持较高的PFD频率。因此,小数
  • 关键字: 小数N分频  锁相环  分析    

锁相环的时间调整分析

  • 图3.24给出了CADILLAC时钟相位调整电路的框图。对于大规模生产测试,可能值得构造这样的电路。对于普通的实验测试,则太麻烦了。电路将总线时钟进行N分频,然后通过一个-频率比较器把它与一个同样经过N分频的本地振荡
  • 关键字: 锁相环  时间调整  分析    
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锁相环介绍

能使受控振荡器的频率和相位均与输入信号保持确定关系的闭环电子电路。锁相环的基本结构如图1,其中鉴相器用来鉴别输入信号ui与输出信号u0之间的相位差,并输出误差电压ud。ud中的噪声和干扰成分被低通性质的环路滤波器滤除,形成压控振荡器(VCO)的控制电压uC。uC作用于压控振荡器的结果是把它的输出振荡频率f0拉向环路输入信号频率fi,当二者相等时,环路被锁定,称为入锁。维持锁定的直流控制电压由鉴相器 [ 查看详细 ]

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