采用高级节点ICs实现从概念到推向消费者的最快途径(08-100)
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这种良品率优化技术特别适合分级使用，优化“被推荐”规则的利用。目前为止，设计师对于有效应对被推荐的规则集没有多少选择。据图4所示规则组大小的爆炸性增加，使用传统工具的定制设计布局团队，仅在应对必要规则方面就面临着巨大的挑战。结果，布局工程师经常在创建物理设计时忽略被推荐的规则，导致良品率没有实现最优化。作为选择，工程师可能会挑选一些被推荐的规则，并强制性地考虑他们——这种方法通常牺牲了芯片面积与性能。其他方法仅提供了部分解决方案，试图应用手动方法或者简单的DRC式方法，在一些重要的标准模块中采用被推荐的规则。通过全面的Cadence良品率优化法，比起先前的其他方法，设计可以实现对被推荐规则更高的一致性。
本文引用地址：http://www.eepw.com.cn/article/91700.htm核心设计规则数量
图4 为了让工厂使用当今的193纳米波长步进电机印刷45纳米功能，设计师在物理设计的过程中，必须遵照其创造的关于形状与间距的更多限制性规则。
从概念到推向消费者的最快途径
在半导体公司探索45纳米技术优势的过程中，设计师将会面临制造影响对设计性能越来越大的冲击。结合业界顶尖的定制与数字设计流程，Cadence高级节点设计(Cadence Advanced Node Design)解决方案提供了一种端到端的方法，提供同步的签收质量可制造性分析与实现。经过实际制造证明的Cadence，基于模型与规则的方法，迅速而全面地提供精确的结果，让设计师更加可靠地预测芯片性能，即便各种新的影响大大提升了高级节点IC设计的挑战。Cadence解决方案提供了一种完整的设计到制造的解决方案，囊括了开发、物理实现、签收和制造。使用这种环境，半导体公司可以加快复杂高级节点IC的量产时间。
[CDSI1]Cadence Space-Based Router
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