采用高级节点ICs实现从概念到推向消费者的最快途径(08-100)

　　就连光刻与化学机械抛光(CMP)导致的常见影响，也会在高级节点技术下，对电路的电特征产生更大的影响。对于过去的技术，CMP之后抛光中极细微的非完美性也是大可忽略的，或者是通过增加一点差数得以解决。然而，在现代工艺的超精细尺度下，CMP的非完美性会对各层的真正厚度与等高线造成巨大的差异。譬如，在铜聚集时，这些差异可能导致时序的错误以及灾难性的良品率损失。

　　同样，设计师对于GDSII设计文件中处理阶段分辨力增强技术(RET)不断扩大的影响越来越熟悉。RET方法如光学临近校正(OPC)和相移掩模(PSM)被用于校正使用192纳米波长的光在光刻过程中、绘制次波长功能时出现的扭曲。随着半导体生产商进入到低于192纳米的更高级的节点，设计师发现，他们只能被迫预计对于芯片性能的光刻影响。

　　在45纳米时，光刻影响已经变得明显而多变。对于高级节点IC，设计师使用过去那种基于布局中已绘制形状的临界寄生参数提取的机制，已经无法得出精确度分析结果。在这些高级节点设计中，晶体管与互联线路的实际形状与尺寸之间的系统性差异，会转化为寄生的巨大差别，这种差别因高性能45纳米设备的电特征而被累积。

　　除了这些更熟悉的影响外，高级节点技术导致了一系列新的影响，让可靠的芯片性能预测更为复杂。由于次波长光刻进一步缩短门的线宽，半导体原料专家采用了新的技术来恢复这些小型设备的性能。在这些技术中，晶体管门地区中出现的压力与张力，提高了个别晶体管的性能，但同时也改变了相邻设备的载流子迁移率。结果，工程师们可能会看到，在不同的临近地区受到不同压力的设备，在性能上有着巨大的变化。

　　在45纳米尺度，其它的影响也带来了一些与放置有关的差异，例如，光学系统中心与其边缘之间的光学差异导致的形状差别。这些累积的影响可能导致大约15%的延迟变化，根据该单元所在的位置，还会导致大约15～20%的装备与保持的变化。对于不管单元位置，只关注标准性能的标准单元设计师，这些效应的累积会深远地影响到采用传统方法确保快速量产的能力。

　　这些效应说明，“DRC clean”的库与IP的发展趋势在生产中是没有竞争力、良品率低并且失败的。在生产之后的分析结果出来之前，设计团队几乎没有办法看到问题的根源，这增加了数百万美元的诊断、维修与芯片重新投片的成本。对于45纳米设计，半导体设计师需要制定一些方法，让他们为特定的制造影响以及布局和布线而将库优化。他们特别需要制定一些方法，在设计流程的尽可能早的时候，识别与预防物理和电学热点。

　　半导体制造商已经在采用Cadence高级节点方法学，用于这类单元优化。领先的电子与晶圆厂公司的设计师们，已经使用Cadence的电子DFM解决方案对其单元库进行分析与优化。在图3所示的方法中，他们已经从绘制好的设计中模拟了芯片形状(等高线)，从这些芯片形状中预测了晶体管的电流和三角电阻/电容，提取的晶体管参数对应于该绘定电流，并执行时序分析。在此流程中，Cadence Litho 物理分析器(Cadence Litho Physical Analyzer)使用一种快速、精确、由晶圆厂认可的模型来预测芯片等高线。该模型抓住了整个RET/OPC制造流程，包括重新定位、辅助功能插入、PSM和设计师指定工厂对象发布的OPC信息。另外一个Cadence产品，Cadence Litho 电气分析器(Cadence Litho Electrical Analyzer)，使用设计布局芯片等高线以及一个现有的电路网表，对电路网表的晶体管参数进行更新。

　　有一个例子，一家半导体制造商，使用其独家工艺的安全模型，在100平方毫米的全芯片CPU内核型设计上运行Litho物理分析器(Litho Physical Analyzer)，只用了一个晚上的时间，就在9种不同的工艺条件下模拟了硅、注入区与金属层的等高线。使用Litho电器分析器生成的SDF文件重新进行统计时序分析之后，生产商的工程团队发现了在芯片时序中形成边缘的其他关键路径，以及避免灾难性故障所需的校正。

　　图3 通过使用基于等高线的设计分析，以及提取精确值用于静态时序分析，工程师能够说明光刻带来的时序变化。