Cadence认证的RF关键技术用于TSMC 65纳米工艺节点

　　加州圣荷塞，2008年4月15日—全球电子设计创新领先企业Cadence设计系统公司(NASDAQ: CDNS)今天宣布授权Cadence® QRC Extraction和Virtuoso® Passive Component Designer使用于TSMC 65纳米工艺设计工具包(PDK).

　　这次新认证的技术提供了经过测试的、可靠的电感、衬底提取和无源元件设计。QRC Extraction能够进行寄生电感和底层提取，而新发布的Virtuoso Passive Component Designer技术可以进行电感综合、分析和建模。在6月份，Cadence和TSMC推出了一种TSMC CompatibleSM  65纳米RF PDK，使用最新的Cadence Virtuoso定制设计平台，并附带可下载的RF、模拟和混合信号（RF和AMS）设计流程示范包提供给无线设计师。

　　该Cadence技术被认证为新TSMC电磁（EM）工具认证计划(TSMC Electromagnetic (EM) Tool Qualification Program)的一部分，面向TSMC 90和65纳米工艺技术。该计划确保对高速数字时钟电路和高频混合信号RF设计流程有更高的电磁精确度。

　　“Cadence技术在我们的65纳米工艺节点确认，让我们的设计师能够通过将RF收发器和合成器整合到拥有数字基带和应用处理器的同一个系统级芯片上， 来设计单芯片无线应用设备。”TSMC设计服务市场部副主管Tom Quan说。

　　基带电路、微处理器和内存进入到最高级的CMOS工艺节点。为启用系统级芯片上的无线系统，RF收发器和频率合成器必须贯彻使用相同的工艺。使用QRC Extraction对衬底的精确建模签收和对互联线路的RLCK提取，RF设计师就可以提高一次性芯片成功的可能性，并降低总设计成本。使用噪声周线图的假设分析法让设计师能够在噪声较多的数字电路周围迅速实验RF模块的各种不同放置方案。

　　TSMC 65纳米PDK包含由Virtuoso Passive Component Desgner提供的可调整的感应器和变压器模型。模型精确性已经在感应系数、品质因数和自谐振频率等指标方面被验证与实测结果相差只有百分之几的量级。设计师不再被局限于一定数量的PDK感应器范围之内。从感应系数和品质因数等设计指标开始，RF设计师可以在Passive Component Designer中创造他们自己的感应器和变压器，使用TSMC PDK提供的可调整的参数化的模块。这种新技术能够读取TSMC 65纳米规则档案，并合成没有DRC和LVS错误的元件，随时可用于QRC Extraction分析。Virtuoso Passive Component Designer支持65纳米效应如衬底偏压、侵蚀、金属填充和切削。

　　“Cadence提供了完整的RFIC设计流程，结合了系统设计、RF元件设计、电路设计、仿真、布局和物理验证，”Cadence产品市场部主管Sandeep Mehndiratta说。“QRC Extraction如今提供了最全面的寄生参数提取，包含精确的自感和互感，以及经过硅验证的可靠的衬底效应提取解决方案——这对于RF后布局验证都是至关重要的。Virtuoso Passive Component Designer能够让设计师创建自订的电感和变压器以符合他们的设计指标。”