Actel新推Libero环境 突显设计分析时序收敛功能

　　Actel公司宣布推出最新的Libero集成设计环境 (IDE) 6.2 版本，集成了最佳的设计工具，拥有设计分析和时序收敛的崭新重要功能，使得现场可编程门阵列 (FPGA) 设计人员在质量、效率和功能方面获得最好的效果。与Libero 6.2 一同推出的还有Actel全新SmartTime静态时序分析环境，能够协助客户分析和管理时序，进行高级的时序验证，并通过与时序驱动布局布线紧密结合而保证可预测的时序收敛。

　　在这个Libero版本中，Actel和Mentor进一步合作，把Mentor Graphics的世界级ModelSim AE仿真作为Libero“Gold”套装的重要组成部分，Libero Gold套装现可免费提供给Actel的所有客户。此外，Libero 6.2 IDE也包括Synplicity的增强综合功能和Magma Design Automation的物理综合性能。现时，Libero更可运行于Linux和Solaris平台上。

　　Actel反熔丝产品和工具市务总监Saloni Howard-Sarin称：“Actel将自行开发的工具和第三方EDA解决方案结合在一起，所提供新的环境和方法能协助用户通过更简便和及时的途径，达致其设计目标。新版本Libero IDE包罗了用于设计分析和时序收敛的重要崭新功能。用户能将时序约束加诸于其设计中，管理和分析这些约束的影响，以及更有效地进行设计的时序收敛，并同时实现更高性能。”

　　SmartTime是由Actel开发功能强大的新型多可视 (multi view) 产品，旨在协助设计人员进行详细的时序分析，然后迅速决定实现设计收敛所需的步骤。SmartTime Constraints Editor的视见功能可让用户表列、编辑和建立精确的时序约束。它包含带有可视对话的图形用户界面，引导用户正确捕捉时序要求和例外情况。另一个可视产品SmartTime Analyzer允许设计人员对每一个时钟域执行最小和最大的时序分析，并提供时钟域之间的分析能力。该工具能让设计人员快速跟踪违犯时序的路径，从而简化整个分析过程。设计人员可在违犯路径上直接设定特定的时序约束，以加强或放松有关需求，及快速进行时序收敛迭代。关于SmartTime和Libero IDE 6.2版本的更多信息，可登入网站http://www.actel.com查询。