新闻中心

EEPW首页 > EDA/PCB > 牛人业话 > ISE时序约束笔记3——Global Timing Constraints

ISE时序约束笔记3——Global Timing Constraints

作者:时间:2015-02-06来源:电子产品世界收藏

  问题思考

本文引用地址:http://www.eepw.com.cn/article/269608.htm

  哪些路径是由CLK1进行周期约束?

  哪些路径是由pad-to-pad进行约束?

  

点击看大图

 

  OFFSET约束

  OFFSET约束覆盖以下路径:

  ——从input pads到同步单元(OFFSET IN)

  ——从同步单元到output pads(OFFSET OUT)

  

点击看大图

 

  OFFSET约束特性

  OFFSET约束自动计算时钟分布延时

  1. 提供最准确的时序信息

  2. 大量增加输入信号到达同步单元的时间(时钟和数据路径并行)

  3. 大量减少输出信号到达输出管脚的时间(时钟和数据路径先后)

  OFFSET约束也可以解释时钟输入抖动——使用抖动确定关联的周期约束

  时钟延时

  数据路径延时和时钟分布延时都需要在OFFSET计算中使用到

  ——OFFSET IN = T_data_in – T_clk_in

  ——OFFSET OUT = T_data_out + T_clk_out

  

点击看大图


关键词: ISE 时序约束

评论


相关推荐

技术专区

关闭