首页  资讯  商机   下载  拆解   高校  招聘   杂志  会展  EETV  百科   问答  电路图  工程师手册   Datasheet  100例   活动中心  E周刊阅读   样片申请
EEPW首页 >> 主题列表 >> ise

ise 文章

Xilinx为专业音视频和广播平台增添高级机器学习功能

  • 自适应和智能计算的全球领先企业赛灵思公司(Xilinx, Inc.,近日于北京宣布,针对面向专业音频/视频(Pro AV)和广播市场的赛灵思器件推出一系列全新的高级机器学习(ML)功能。此外,赛灵思还演示了业界首个基于7nm Versal™ 器件的可编程 HDMI 2.1 实现方案。赛灵思将在本周于阿姆斯特丹举办的 2020 年欧洲集成系统展( ISE )上展出这些功能和更多其他功能。上述解决方案以及赛灵思面向 Pro AV 和广播市场推出的其他高度自适应解决方案,旨在帮助客户降低成本、适应未来,同时适应
  • 关键字: ML  ISE  

FPGA实战开发技巧(4)

  • FPGA实战开发技巧(4)-在代码编写完毕后,需要借助于测试平台来验证所设计的模块是否满足要求。ISE 提供了两种测试平台的建立方法,一种是使用HDL Bencher 的图形化波形编辑功能编写,另一种就是利用HDL 语言,相对于前者使用简单、功能强大。
  • 关键字: FPGA  ISE  

如何在EDK中使用自己的 IP核?

  • 如何在EDK中使用自己的 IP核?-如何在EDK中使用自己的 IP核呢? 这是很多人梦寐以求的事情。然而在EDK以及ISE的各种文档中对此却遮遮掩掩,欲语还休。
  • 关键字: 赛灵思  ISE  IP  

基于FPGA的精密离心机光栅信号细分系统

  • 介绍一种基于FPGA的精密离心机光栅信号细分系统。说明了光栅信号的产生过程和基本处理方法,提出了一种综合EDA技术与光栅莫尔条纹电子学细分技术的设计方案。通过VerilogHDL实现该系统的主要设计,并利用ISE软件进行了仿真试验。试验表明,该系统具有捕捉速度快、跟踪精度高、相位误差小、成本低廉等特点。
  • 关键字: ISE  信号细分系统  光栅信号  FPGA  

ISE时序约束笔记7——Path-Specific Timing Constraints

  •   时钟上升沿和下降沿之间的时序约束   周期约束可以自动计算两个沿的的约束——包括调整非50%占空比的时钟。   例:一个CLK时钟周期约束为10ns,能够应用5ns的约束到两个寄存器之间。   不需要特定路径应用到这个例子中。        相关时钟域的约束   为一个时钟进行周期约束——以这个周期约束确定相关的时钟。   执行工具将根据它们的关系来决定如何处理跨时钟域。   DCM有多个输出:   —&md
  • 关键字: ISE  时序约束  

ISE时序约束笔记6——Timing Groups and OFFSET Constraints

  •   回顾全局OFFSET约束   在时钟行中使用Pad-to-Setup和Clock-to-Pad列为所有出于该时钟域的I/O路径指定OFFSETs。   为大多数I/O路径进行约束的最简单方法——然而,这将会导致一个过约束的设计。   指定管脚的OFFSET约束   使用Pad-to-Setup和Clock-to-Pad列为每个I/O路径指定OFFSETs。   这种约束方法适用于只有少数管脚需要不同的时序约束。   更常用的方法是:   1. 为Pads生成Gro
  • 关键字: ISE  时序约束  

ISE时序约束笔记5——Timing Groups and OFFSET Constraints

  •   特定路径时序约束   使用全局时序约束(PERIOD,OFFSET,PAD-TO-PDA)将约束整个设计   仅仅使用全局约束通常会导致过约束   ——约束过紧   ——编译时间延长并且可能阻止实现时序目标   ——通过综合工具或者映射后时序报告重新审视性能评估   特定路径约束能够覆盖全局时序约束在特定路径上的约束   ——这就允许设计者放宽特定路径的时序要求   更多关于特定路径约束
  • 关键字: ISE  时序约束  

ISE时序约束笔记4——Global Timing Constraints

  •   问题思考   在这个电路中哪些路径是由OFFSET IN 和 OFFSET OUT来约束的?        问题解答:   ——OFFSET IN:PADA to FLOP and PADB to RAM   ——OFFSET OUT:LATCH to OUT1, LATCH to OUT2, and RAM to OUT1   问题思考   下面给出的系统框图里,你将给出什么样的约束值以使系统能够跑到100MHz?   
  • 关键字: ISE  时序约束  

ISE时序约束笔记3——Global Timing Constraints

  •   问题思考   哪些路径是由CLK1进行周期约束?   哪些路径是由pad-to-pad进行约束?        OFFSET约束   OFFSET约束覆盖以下路径:   ——从input pads到同步单元(OFFSET IN)   ——从同步单元到output pads(OFFSET OUT)        OFFSET约束特性   OFFSET约束自动计算时钟分布延时   1. 提供最准确的时序信
  • 关键字: ISE  时序约束  

ISE时序约束笔记2——Global Timing Constraints

  •   问题思考   单一的全局约束可以覆盖多延时路径   如果箭头是待约束路径,那么什么是路径终点呢?   所有的寄存器是否有一些共同点呢?        问题解答   什么是路径终点呢?   ——FLOP1,FLOP2,FLOP3,FLOP4,FLOP5。   所有的寄存器是否有一些共同点呢?   ——它们共享一个时钟信号,约束这个网络的时序可以同时覆盖约束这些相关寄存器间的延时路径。   周期约束   周期约束覆盖由参
  • 关键字: ISE  寄存器  

基于ISE设计提供低功耗FPGA解决方案

  •   从Xilinx公司推出FPGA二十多年来,研发工作大大提高了FPGA的速度和面积效率,缩小了FPGA与ASIC之间的差距,使FPGA成为实现数字电路的优选平台。今天,功耗日益成为FPGA供应商及其客户关注的问题。   降低FPGA功耗是降低封装和散热成本、提高器件可靠性以及打开移动电子设备等新兴市场之门的关键。   Xilinx在提供低功耗FPGA解决方案方面较有经验。本文说明如何应用计算机辅助设计(CAD)技术,如Xilinx ISE(集成软件环境)9.2i版本软件使功能有效降低。   CMO
  • 关键字: FPGA  ISE  

FPGA设计开发软件ISE使用技巧之:典型实例-增量式设计演示

  •   6.9 典型实例12:增量式设计(Incremental Design)演示   6.9.1 实例的内容及目标   1.实例的主要内容   6.7节对增量式设计这一方法的基本概念和流程做了全面的介绍。本节将以一个具体的实例帮助读者熟悉增量式设计的操作流程。   本实例的源代码参见随书光盘Example6.9。此程序为PC机通过串口向SRAM写入数据,再由FPGA从SRAM中读取数据通过串口将其送到PC机。   本实例的重点在于设计过程中是如何应用增量式设计的,而不是如何实现程序本身的功能。
  • 关键字: FPGA  ISE  

FPGA设计开发软件ISE使用技巧之:典型实例-ChipScope功能演示

  •   6.8 典型实例11:ChipScope功能演示   6.8.1 实例的内容及目标   1.实例的主要内容   本节通过一个简单的计数器,使用ChipScope的两种实现流程,基于Xilinx开发板完成设计至验证的完整过程。本实例的工作环境如下。   · 设计软件:ISE 7.1i。   · 综合工具:ISE自带的XST。   · 仿真软件:ModelSim SE 5.8C。   · 在线调试:ChipScope Pro 8.2i。
  • 关键字: FPGA  ISE  

FPGA设计开发软件ISE使用技巧之:片上逻辑分析仪(ChipScope Pro)使用技巧

  •   6.7 片上逻辑分析仪(ChipScope Pro)使用技巧   在FPGA的调试阶段,传统的方法在设计FPGA的PCB板时,保留一定数量的FPGA管脚作为测试管脚。在调试的时候将要测试的信号引到测试管脚,用逻辑分析仪观察内部信号。   这种方法存在很多弊端:一是逻辑分析仪价格高昂,每个公司拥有的数量有限,在研发期间往往供不应求,影响进度;二是PCB布线后测试脚的数量就确定了,不能灵活地增加,当测试脚不够用时会影响测试,测试管脚太多又影响PCB布局布线。   ChipScope Pro是ISE下
  • 关键字: FPGA  ISE  

FPGA设计开发软件ISE使用技巧之:增量式设计(Incremental Design)技巧

  •   6.6 增量式设计(Incremental Design)技巧   本节将对ISE下增量式设计做一个全面的介绍。FPGA作为一种现场可编程逻辑器件,其现场可重编程特性能够提高调试速度。每次硬件工程师可以很方便地改变设计,重新进行综合、实现、布局布线,并对整个设计重新编程。   然而当设计算法比较复杂时,每一次综合、实现、布局布线需要花很长的时间。即使仅仅改变设计中的一点,也会使综合编译的时间成倍增加。而且更为麻烦的是如果整个工程的运行频率很高,对时序的要求也很严格,这样重新布线往往会造成整个时序错
  • 关键字: FPGA  ISE  
共49条 1/4 1 2 3 4 »
关于我们 - 广告服务 - 企业会员服务 - 网站地图 - 联系我们 - 征稿 - 友情链接 - 手机EEPW
Copyright ©2000-2015 ELECTRONIC ENGINEERING & PRODUCT WORLD. All rights reserved.
《电子产品世界》杂志社 版权所有 北京东晓国际技术信息咨询有限公司
备案 京ICP备12027778号-2 北京市公安局备案:1101082052    京公网安备11010802012473