浅淡逻辑设计的学习(一)

　　我接触逻辑设计有三年多的时间了，说是三年，其实真正有大的提高就是在公司实习的那一年期间。在即将去公司报到之前，把一些东西写下来，希望让大家少走些弯路。

　　学习逻辑设计首先要有项目挂靠，如果你觉得未来一段时间你都不可能有的话，接下来的内容你就没有必要再看了，花的时间再多也只能学到皮毛--很多细节的问题光写代码是发现不到的。而且要真正入门，最好要多做几个项目(这三年大大小小的项目我做有七八个)，总线型的和数字信号处理型的最好都要接触一些，因为这两个方向的逻辑设计差异比较大：前者主要是控制型的，会涉及到状态机等控制逻辑;后者主要是计算型的，难点主要在对符号、浮点数转定点数、位宽等方面的处理上。

　　第二要有好的师父。这里说的好的师父并不是指画原理图画了几十年的老师傅，而是指曾在专业IC公司做过一段时间的人，好的专业IC公司可以接触国内外最新的设计思想，在他们的帮助下，起点就可以比其他人高不少，更重要的是你可以学习逻辑设计思想性的东西!如果你的师傅经常跟你说画原理图的好处，你还是重新找过师父算了--用原理图设计是一种很落后的方式，即使他们可能会说可以系统级设计(专业的IC设计公司系统级设计绝对是由方案保证的，而不会靠原理图这鬼东西)更为清淅。

　　第三要看一些好的资料。RTL级的书中《Verilog 硬件描述语言》、EDA先锋写的那几本书都还可以,还有不得不提的是cliff的一些paper(www.sunburst-design.com上有);验证方面入门可以看下《Writting Testbenches》， 提高可以看下snug(Synopsys的用户论坛，里面的文章基本上反映了业界的领先水平)的paper;系统级的可以看看《片上系统-可重用性设计方法学》。

　　第四要自己多总结，多动脑筋。逻辑设计的东西其实本质上的东西并不多：把RTL级的常用的D触发器、计数器、移位寄存器、状态机、多路选择器等基本的电路标准化、固定化;先做方案再写代码;设计时序;知道约束原理及怎么加约束;划分模块时知道怎么做到时序收敛;做验证的时候熟悉相应语言的行为级描述(这个肯定比RTL级好学多了)然后就是理解testbench的结构化设计。把这些东西的本质都搞清楚了做个合格的逻辑工程师应该是绰绰有余了，呵呵。

　　在接下来的部分我主要就第四点随便说点自己的经验，说的不好还请大家批评指正。