微捷码Talus TCL界面实现复杂分区平面布局

摘要：本文介绍了几种65纳米以下芯片内分区的平面布局技术。这些技术可帮助我们在相对短时间里完成切实可行的平面布局，包括：分析逻辑连接、找出拥塞的根本原因以及控制局部密度。同时，我们还将分享有关zigzag缓冲区的技巧，这些缓冲区往往带来额外的时序和布线问题。本文中，我们会一一为您呈现‘如何通过微捷码Tcl界面来实施这些技术’的实例。

关键词索引：平面布局、逻辑锥体、拥塞、局部密度、Zigzag缓冲区

第I章：引言

随着芯片设计发展至65纳米及65纳米以下，对于设计师来说按时完成设计变得更加困难重重、更具挑战性。一方面，我们需采取额外步骤减少功耗问题（特别是在65纳米以下的漏电功耗），如：预置功率门控以及预定义多电压域；所有这些都需耗费额外面积，需在设计中早早进行规划。另一方面，对设计的要求提高了，包含的功能更多、性能更高，而这通常意味着更多的RAM、特殊IP和预布局信号。此外，用于寻找最适合特定设计的平面布局的时间极为有限。本文介绍了几种方法，可帮助设计师发现平面布局阶段关键问题，想出质量相当好、速度相对快的解决方案。介绍每种方法后，我们都将以实例进行说明。

第II章：分析平面布局的逻辑连接

逻辑连接情况的掌握对平面布局来说非常重要。通过这类信息，我们能够知道逻辑组是如何相互连接以及今后它们所在的相对位置。

通常情况下，我们是从前端人员处获得初始平面布局信息。他们手中有关逻辑组连接的信息大多类似于数据流。但随着设计规模的日益扩大，这类信息的实现变得更为困难。完成全芯片综合后，前端模块难以被映射到后端物理域中。它只能给你提供一个大体方向，但难以完全指望它来完成平面布局。为了获得更好的平面布局，我们必须对物理域中逻辑连接进行分析。

对平面布局有影响的逻辑连接一般有下列几种：第一种是RAM与标准单元间连接；第二种是标准单元与标准单元间连接；第三种是模拟宏；第四种是分区引脚连接。由于模拟宏位置和引脚连接有可能在设计初期阶段就事先确定，因此前两种逻辑连接才是我们要关注的重点，设计师对这两种逻辑连接拥有最大的控制自由。

分析逻辑组的逻辑锥体（logic cone）就是一种有效的逻辑连接分析方法。逻辑锥体会显示出往返特定节点的所有连接，在计算逻辑组内连接时它可起到很好作用。微捷码提供了一个有效命令，可显示出一个节点的逻辑锥体——“Query node subgraph”。这个命令的输出就是一张节点逻辑锥体中所有单元/引脚列表。您也可采用此命令的选项来指定来回或通过一个节点的逻辑锥体。但此命令只能处理一个节点且不能输出可视化信息。要想改变这种状况，我们可使用微捷码的TCL界面来实施它。这样做旨在依次通过逻辑组每个节点，分化逻辑锥体列表，强调GUI内的这些网络和单元。通过这种方式，逻辑组的所有逻辑锥体均可在GUI内显示出来，为我们提供了有关逻辑组内连接的可视化信息。图1显示了一个RAM的逻辑锥体：浅蓝色部分显示的是RAM的逻辑锥体的开始节点和结束节点；深蓝色部分显示的是其它单元。从图片上，我们可以知道有一些逻辑组可将RAM拖到左边。因此我们能够通过将这个RAM移到左边来调整平面布局。

图1：一个RAM的逻辑锥体

有时，一层的逻辑锥体并不能为我们提供清晰的平面布局图。我们必须强调多层的逻辑锥体。图2显示了一例来自RAM的3层逻辑锥体。蓝色部分显示的是第1层，粉色部分显示的是第2层，黄色部分显示的是第3层。这个RAM在顶部拥有与所有RAM的连接，在右边也有一些到逻辑组的连接。我们可以向上移动RAM。

图2：一个RAM的3层逻辑锥体

上述的两个例子向我们展示了，如何通过分析逻辑组的逻辑连接来获得信息，进而对平面布局进行调整。由Tcl脚本所产生的可视化信息易于为设计师所阐释和使用。