一种基于锁相环的时钟系统设计

图1：锁相环在时钟产生中应用。

锁相环广泛应用于时钟系统设计中，其中包括相位同步以及时钟倍频等应用。通常，当芯片工作频率高于一定频率时，就需要消除由于芯片内时钟驱动所引起的片内时钟与片外时钟间的相位差，嵌入在芯片内部的PLL可以消除这种时钟延时。此外，很多芯片控制链逻辑需要占空比为50%的时钟，因此需要一个2倍于此的时钟源，集成在芯片内部的PLL可以将外部时钟合成为此时钟源。

系统集成PLL可以从内部触发，比从外部触发更快且更准确，能有效地避免一些与信号完整性相关的问题。系统集成PLL的另一个显著特点是通过调节位于锁相环反馈回路中的时钟树缓冲区中的参数，锁相环能够产生相对于参考输入时钟频率不同倍率的内核时钟，这种调节能确保芯片和外部接口电路之间快速同步和有效的数据传输。

在高性能处理器时钟系统设计中，通常需要锁相环产生片上时钟。本文以一种200MHz的时钟系统设计为实例介绍一种基于锁相环的时钟系统设计，其中输入参考频率是25MHz，相位噪声为-100dBc/Hz@100kHz,压控振荡器增益为380MHz/V,工作电压为5V。仿真和测试结果表明该设计能满足系统要求。

环路结构

以锁相环为基础的时钟产生结构如图1所示：外部25MHz的参考时钟信号或总线时钟(BusCLK)先进入到一个接收缓冲器，在进入鉴频鉴相器(PFD)之前要经过一个分频器，分频系数为M₁，得到图1中φ_i，然后与从分频器M₆来的内部反馈信号Ф_o在PFD中比较，得到误差信号Ф_e，它将作为电荷泵以及滤波网络的输入，用以控制压控振荡器(VCO)。VSPACE=12 HSPACE=12 alt="一种基于锁相环的时钟系统设计 ">

VCO的输出先经过M₃分频，再通过缓冲以后产生系统的主时钟PClk。同时，主时钟在进入分频器M₆之前先通过H树形时钟分布网络，最后返回鉴相器，这样就形成了整个反馈回路。从平衡的角度来看， PFD的两个输入必须在频率和相位上保持一致，因此所得到的芯片内核时钟和输入的总线时钟的比值f_pclk/f_bus必须与M₆/M₁相等。通过改变M₆以及M₁的值，可以得到输入时钟频率的整数倍或者分数倍值。由于芯片要求时钟不能出现漂移，所以输出时钟占空比以及系统的相位调整能力必须对环境以及工艺参数变化不敏感。VCO的输出也可以切换到分频器M₅上，得到的输出可作为二级高速缓存(L2)的时钟。同理，f_vco=M₃×f_pclk =M₅×f_L2CLK，二级缓存的输出频率也可以通过调整M₃以及M₁来得到理想的值。

环路构成分析

整个环路中包括鉴相器、滤波器、压控振荡器、分频器、共模抑制和锁定检测等模块，以下介绍主要模块的结构：

1. 鉴相器

数字鉴频鉴相器产生的输出信号能够表达频率及相位相对超前或者滞后信息，然后送到电荷泵。复位信号到达以后，θ_i的每一个上升沿都触发“UP”信号，直到θ_o的一个上升沿到达，这样就结束UP的置位状态转入系统复位状态。同样，如果θ_o上升沿先于θ_i到达， “DOWN”被置位，直到θ_i的一个上升沿到达，继而转入复位状态。除非两个输入相位以及频率非常接近，即进入所谓的“鉴相死区”，一般脉冲的宽度正比于两个输入之间的相差大小。鉴相器结构如图2所示。

2. 压控振荡器

压控振荡器是锁相环中关键部件，在实际应用中有很多种结构，图3是一种常用的结构。其中D延迟单元是整个环路的关键部件，选择单元M负责选择不同的数据通道。

从图3中可以看出，整个压控振荡器是建立在一个带有内部延迟单元的环形振荡器基础上。与灌电流型以及电流调制型压控振荡器相比较，此类差分环形振荡器非常广泛地用在芯片时钟发生电路中，同时内嵌延时单元的压控振荡器有相对较低的VCO增益，所以非常适合于差分控制以及信号路径上电路的实现。实验表明，具有低增益内嵌延时单元的振荡器的“抖动”明显比高增益环小很多，因为在低增益结构中噪声很容易解耦。振荡器内嵌延迟环节的工作频率一般有一定限制，为确保环路单调性，一般上下限之比必须小于2:1，但也可以通过选择适当的分频器比例系数，或者在VCO的信号路径上增加编程能力来有效提高其工作频率范围。