高速A/D转换器TLC5540及其应用
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1 概述
本文引用地址：https://www.eepw.com.cn/article/21393.htmtlc5540是美国德州仪器公司推出的高速8位a/d转换器。它的最高转换速率可达每秒40兆字节。tlc5540采用了一种改进的半闪结构及cmos工艺，因而大大减少了器件中比较器的数量，而且在高速转换的同时能够保持低功耗。在推荐工作条件下，其功耗仅为75mw。由于tlc5540具有高达75mhz的模拟输入带宽以及内置的采样保持电路，因此非常适合在欠采样的情况下应用。另外，tlc5540内部还配备有标准的分压电阻，可以从+5v的电源获得2v满刻度的参考电压，并且可保证温度的稳定性。 tlc5540可广泛应用于数字电视、医学图象、视频会议、ccd扫描仪、高速数据变换及qam调制器等应用方面。
2 引脚功能
tlc5540采用ns型塑料帖片封装，其引脚排列如图1所示。其引脚功能如下：
agnd（20，21）：模拟信号地线；
analog in（19）：模拟信号输入端；
clk（12）：时钟输入端；
dgnd（2，24）：数字信号地线；
d1～d8（3～10）：数据输出端。d1为低位，d8为高位；
oe（1）：输出使能端。当oe为低时，d1～d8数据有效，当oe为高时，d1～d8为高阻抗；
vdda（14，15，18）：模拟电路工作电源；
vddd（11，13）：数字电路工作电源；
refts（16）：参考电压引出端之一；
reft（17）：参考电压引出端之二；
refb（23）：参考电压引出端之三；
refbs（22）：参考电压引出端之四。
3 内部结构与运行时序
tlc5540的内部结构见图2所示。它包含有时钟发生器，内部参考电压分压器，1套高4位采样比较器、编码器、锁存器，2套低4位采样比较器、编码器和一个低4位锁存器。
tlc5540 的外部时钟信号clk通过其内部的时钟发生器产生3路内部时钟，用于驱动3组斩波稳零结构的采样比较器。参考电压分压器则为这3组比较器提供参考电压。其中低位比较器的参考电压是高位比较器的1/16。采用输出信号的高4位由高4位编码器直接提供，低4位的采样数据则由两个低4位的编码器交替提供。其中低 4位比较器是对输入信号的“残余”部分进行变换的（时间为高4位的两倍），因此与标准的半闪结构相比，这种变换方式可减少30%的采样比较器，并且具有的采样率。
tlc5540的运行时序见图3。时钟信号clk在每一个下降沿采集模拟输入信号，第n次采集的数据经过3个时钟周期的延迟之后，送到内部数据总线上。此时如果输出使能oe有效，则数据可由cpu读取或进入缓冲存贮器。其中，时钟的高、低电平持续时间tw(h)、tw(l)最小为12.5ns，时钟周期是了小为25ns，因此最高采样速率为40msps。图中tpd为数据输出延迟时间，典型值为9ns，最大为15ns；tphz、tplz为数据输出端有效至高阻的延迟时间，最大为20ns；tpzh、tpzl为数据输出端从高阻转为有效的延迟时间，最大为15ns。
4 参考电压配置
tlc5540 可使用外部和内部两种参考电压。其参考电压配置见图4所示。外部参考电压从reft和refb接入，并应满足vrefb+1.8v≤vref≤vdda，
0≤vrefb≤vrefb-1.8v和1.8v≤vreft-vrefb≤5v。模拟输入电压范围为vrefb≤vreft。对于从零电平开始的正极性模拟输入电压，refb应接模拟地agnd。vreft范围为1.8v～5v。如使用外部参考电压，则可获得较高的精度和较小的噪声。
如果要简化电路，可利用tlc5540的内部分压电阻从模拟电源电压vdda取得参考电压。内部电压r1、rref和r2的标称值分别为320ω、270ω和80ω。图4（a）的配置适用于模拟输入电压范围+0.61v～+2.6v的情况，图4(b)的输入电压范围为0～+2.28v。由于r1的下端连接外部滤波电容，故r1也兼作滤波电阻。若将图4（b）中的r1短接，则输入电压范围0～+5v。
5 应用
为了保证tlc5540的工作性能，系统电源应采用线性稳压电源而不是开关电源。vdda和vddd应就近与agnd和dgnd连接一个0.1μf的高频陶磁滤波电容。图5为其典型的云耦连接配置图。其中fb1～fb3为高频磁珠，模拟供电电源avdd经fb1～fb3为三部分模拟电路提供工作电流，以获得更好的高频去耦效果。
tlc5540 的一种应用参考电路见图6。该电路分为两个工作状态：采样状态和读出状态。当主控cpu发出启动命令后，rs触发器u8的q=0，电路进入采样工作状态。当tlc5540的oe=0时，数据开放。同时，时钟信号clk通过u4和u7分别控制存贮器u6的读写控制端we和片选端cs，并将采样数据写入存贮器
u6的内部单元。地址计数器u5为多级可预置同步加法计数器，时钟clk通过多路开关驱动u5，在采样数据稳定后提供新的存贮地址。在整个采样状态下，
cpu不干预电路的工作，直至地址计数器计数溢出，高位输出信号q13使rs触发器u8翻转，q=1，电路进入读出状态。之后，tlc5540的oe=
1，输出数据被封锁。同时，存贮器u6的oe=0，采样数据可从内部读出。u6的读出地址仍由地址计数器u5提供，可以顺序读出或随机读出。顺序读出时，由多路开关u1的输入信号g控制，g的每一个跳变使地址增加1。随机读出时，由cpu地址总线提供的地址数据a0～a12置入地址计数器u5，在g的一次跳变后，有效地址即出现在u5的输出端q0～q12上。存贮器数据总线出现相应地址内的采样数据，以供cpu读取。
由于采样状态下的时钟频率可能高达40mhz，故存贮器u6、地址计数器u5以及其它部件均应具有相应的速度和尽可能小的信号延迟，以使各部件的协同工作满足tlc5540及存贮器的时序要求。该电路采用标准引脚的ram芯片，还可采用双端口ram或fifo存贮器，它们均有较高的运行速度，并可简化电路设计。
6 小结
由于tlc5540采用了改进的半闪结构，因而具有高速率、低功耗和低价格的特点。可应用在数字电视、医学图像、视频会议、ccd扫描仪、高速数据变换及qan调制等应用方面。
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