ESD简介（简单明了！）

记得小学时候的自然课上老师用冬天脱毛衣时的火花向年少的我们描述静电的情形，那时候不禁对大自然肃然起敬。没想到很多年之后学习集成电路课程，又一次跟静电有了接触，只是这一次没有年少时的轻松与愉悦。

静电放电（Electrostatic Discharge, ESD）很容易造成电子元件或电子系统遭受过度电应力而被永久破坏。静电放电破坏的产生，大多数是由于人为因素造成的，但又很难避免。

在芯片制造、生产、测试、搬运等过程中，静电会积累在人体、仪器、设备之中，甚至芯片本身也会积累静电，这些静电一旦在某些情况下形放电通路，那么芯片便有可能遭受高压、大电流的静电放电损害。

摩擦带来的静电

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如何才能避免静电放电的危害？一方面需要加强工作场所对静电积累的控制，另一方面必须加强集成电路本身对静电放电的耐受能力，于是ESD保护设计成为所有芯片设计时必须考虑的一部分。

ESD保护的基本认识

当两个带有相反电荷的物体相接触时就会发生放电的现象，而且这种现象在芯片使用和生产中随处可见。

比如摩擦、离子注入等过程中很容易造成芯片中的静电积累，当积累有电荷的芯片与人体、机械导体、其它芯片接触时，就有可能发生静电放。

这个过程可能持续几纳秒到几百纳秒，放电电压可能高达几百伏甚至上千伏，放电电流可能高达数安培甚至数十安培，芯片内的器件在这样高压、大电流的作用下会发生不可逆的破坏，这是需要设计ESD保护电路的根本原因。

在目前CMOS集成电路设计中，工艺节点普遍进入到亚微米阶段，器件特征尺寸不断缩小、栅氧厚度不断减小、电路速度要求越来越高，为了满足电路性能要求以及克服一些由于特征尺寸减小带来的消极问题，工艺也不断地得到改进。

LDD(Lightly Doped Drain，LDD)工艺：为了克服热载子(Hot-Carrier)注入效应发展出了LDD工艺与结构。

Silicide工艺：为了降低CMOS器件漏极(drain)与源极(source)的寄生电阻(sheet resistance)Rs与Rd, 发展出了Silicide工艺。

Polycide工艺：为了降低CMOS器件栅级的寄生电阻Rg，发展出了Polycide工艺。

Salicide工艺：在更先进的工艺中把Silicide与Polycide一起制造，发展出了所谓的Salicide工艺。

在先进工艺中更薄的栅氧厚度、更浅的结深以及小的栅、源、漏电阻，使得器件更容易被ESD损坏。

ESD失效至少由以下三个原因之一导致：器件局部过热、高电流密度、高电场强度。而且三者之间有一定联系，电流密度过大很容易导致器件结温升高，进而导致器件损坏。

ESD对器件的损坏程度也有一些区别，有可能导致器件直接失效，芯片功能丧失，也有可能导致器件基本功能保留但是漏电增加的情况，不论哪一种情况都是ESD失效的表现。

ESD保护能力是一个"短板"问题，芯片的ESD耐受能力是由所有ESD保护电路中表现最差的来决定，所以ESD保护电路设计中一定要考虑提高所有保护电路的抗ESD能力，而不是单单提高某些引脚的抗ESD能力。

ESD保护电路是集成电路中专门用来抗ESD的电路，可以为ESD电流提供放电通路，以免发生ESD时静电电流进入IC内部而造成器件损伤。

ESD的模型分类

目前根据ESD 产生的原因及其对集成电路放电的方式不同，常见的ESD 被分类为下列三类（还有一些模式并不常用），分别是：人体放电模式(HBM, Human Body Model), 机器放电模式(MM, Machine Model)以及元件充电模式(CDM, Charge Device Model).

在业界2000V的人体放电模式、200V的机器放电模式以及500V的原件充电模式是芯片ESD耐压的标准之一，当然不排除一些特殊用途的场合会有更高的ESD耐压要求。

人体放电模式(HBM, Human Body Model)：是指因人体通过磨擦或其他因素积累了静电，此时当人去碰触IC时，人体上的静电便会经由IC的PIN脚进入IC内，再经由IC放电到地。

有关于HBM的ESD已有工业测试的标准，用来判断IC的ESD可靠程度。上图中显示的是HBM的等效电路图，其中人体的等效电容定为100pF, 人体的等效电阻定为1.5kΩ, 对人体放电模式的更多测试规范可以参考工业标准。

HBM的电流波形如上图中所示，对于2kV的 HBM ESD电压，通常电流峰值在1.2A-1.48A左右，电流上升时间在数ns,电流持续时间在130ns-170ns之间，这些又会受到环境湿度、温度、不同人群等因素的影响。

机器放电模式(MM, Machine Model)：是指机器（例如机械手臂）本身积累了静电，当此机器碰触IC时，该静电便经由IC的PIN脚放电。此放电的过程时间更短，电流更大。

因为大多数机器都是用金属制造的，所以机器放电模式中的等效电阻为0Ω，等效电容定为200pF，并且相比于HBM, 等效电路中多出了一个电感。

由于机器放电模式的等效电阻为0，故其放电的过程更短，在几ns到几十ns的时间内会有数安培的放电电流产生。

上图中展示的是有关2kV HBM 与 200V MM的放电电流比较，可以看到虽然HBM的电压比MM的电压高很多，但是MM的放电电流却比HBM的放电电流大很多，因此MM ESD放电对IC的破坏力更大。图中放电电流波形振动的情形，是因为测试机台导线的杂散电感与电容引起的。

元件充电模式(CDM, Charge Device Model)：是指IC先因磨擦或其他因素而在IC内部积累了静电，但在静电积累的过程中IC并未受到损伤。这种带有静电的IC在处理过程中，当其PIN脚碰触到接地面时，IC内部的静电便会经由PIN脚自IC内部形成放电，此种模式的放电时间可能只在几ns内。

因为IC内部积累的静电会随着IC本身对地的等效电容而变，而且IC摆放的角度与位置以及IC所用的包装型式等都会造成不同的等效电容，多种因素难以确定，因此，有关CDM放电的现象更难被真实地模拟。

CDM ESD放电时间更短、电流峰值更高，导致器件承受的ESD应力更大，相比于前两种模式，CDM更容易导致IC损坏。

ESD的测试

静电的积累可能是正的或负的电荷，因此静电放电测试对同一PIN脚而言是具有正、负两种极性。

对于每一个I/O PIN而言，进行ESD测试时，有下列四种组合：

PS mode:VSS引脚接地，正的ESD电压出现在I/O PIN并对VSS脚放电，此时VDD与其它PIN脚浮空。

NS mode:VSS引脚接地，负的ESD电压出现在I/O PIN并对VSS脚放电，此时VDD与其它PIN脚浮空。

PD mode:VDD引脚接地，正的ESD电压出现在I/O PIN并对VDD脚放电，此时VSS与其它PIN脚浮空。

ND mode:VDD引脚接地，负的ESD电压出现在I/O PIN并对VDD脚放电，此时VSS与其它PIN脚浮空。

上面是针对I/O PIN与电源和地之间发生ESD的情形，等效原理图如下所示。

ESD也可能发生在任意的I/O引脚之间，若两只PIN脚之间无直接的相关电路，静电放电电流会先经由某部分的电路到VDD或VSS电源线上，再由VDD或 VSS电源线到另一引脚流出IC。

上述的情况在实际测试中会很复杂，导致测试工作量的增大，下图中给出了改进的Pin-to-Pin测试方法，情形与上述基本类似，只是正、负ESD电压放电发生在一个I/O引脚与其他I/O引脚之间，测试这种情况时电源和地浮空。

ESD也可能发生在电源和地的引脚上，这种情况测试时也分正、负两种情况，测试时只在电源和地之间加测试信号，其余引脚浮空。

以上是ESD测试时常用的测试电路等效电路图，对于有些模拟信号引脚的测试也参考上面的方法分别进行。

ESD失效判断：IC进行ESD测试之后，要判断其是否已被ESD破坏，以便决定是否进一步测试，但是如何判定该IC已被ESD损坏了呢？常用的有下述三种方法：

绝对漏电流:当IC进行ESD测试后，在其 I/O PIN上加一定电压，漏电电流超过规定值，即可认为ESD失效。

相对I-V漂移:当IC进行ESD测试后，其 I/O PIN的I-V曲线漂移超过规定值，即可认为ESD失效。

功能判断:当IC进行ESD测试后，其 I/O PIN的功能已经不满足性能规格，即可认为ESD失效。

需要注意的是：即使是对同一IC而言，不同的ESD失效判断标准，可能会得到差距较大的ESD失效电压，因此ESD失效电压要在一定的故障判定准则下才有意义。

关于ESD测试的内容做以上简单介绍，更具体的ESD测试操作方法有兴趣的同学可以查阅ESD设计相关文献。

ESD保护电路中器件的使用

在集成电路设计中加入ESD保护电路，当ESD来的时候，ESD保护电路发挥保护效果，避免集成电路内的元件被ESD损伤。

当ESD电压出现在芯片PIN脚上时，位于该PIN脚附近的ESD保护电路必须及早地导通来泄放ESD电流。因此，ESD保护电路所使用的元件必须要具有较低的击穿电压或较快的导通速度，同时也需要注意在芯片正常工作时ESD保护电路不能影响芯片功能。

在CMOS集成电路中，可用来做ESD保护的元件如下列所示：

电阻(Diffusion or poly resistor)

二极管(P-N junction)

金属-氧化物-半导体晶体管(NMOS or PMOS)

厚氧化层元件(Field-oxide device)

寄生的双极型晶体管(BJT)

寄生的可控硅元件(SCR device)

以上器件或单一使用实现ESD保护功能，或与其他器件组合使用实现ESD保护功能，在设计电路时可以根据代工厂给出的ESD设计指导手册进行ESD保护电路设计或者根据经验选择合适的ESD器件。

全芯片的ESD保护电路

以上已经了解到ESD会发生在I/O PIN与电源和地之间，也会发生在不同的I/O PIN之间，也可能出现在电源和地之间，因此对于ESD保护电路的设计需要考虑所有可能发生ESD的情形。

全方面的ESD保护电路设计必须考虑所有可能发生ESD的情况，上图中给出了芯片中一个全面的ESD保护设计的内容，对于电源分布更复杂的混合信号芯片来说，ESD保护电路设计还需要考虑不同电源域之间的ESD情形，电路设计和电源布局会更复杂。

上图中包含I/O PIN的ESD保护电路以及电源和地之间的ESD Clamp电路，具体的电路原理和电路结构在下一次的内容中与PAD一起讲，ESD保护电路的设计是一个包含器件、电路、系统的全方面考虑，不仅需要扎实的理论基础，也需要大量的经验积累。本次小目主要向大家做一次简单的ESD内容科普，配合完成模拟集成电路设计中的全部流程。