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保护环对双向可控硅静电防护器件电容特性 的影响*

作者:杨帅康1,2,汪洋1, 2,苏雪冰1,2,张玉叶1,2,杨红娇1,2(1.湘潭大学物理与光电工程学院,湘潭411105;2.湖南省微光电与系统集成实验室,湘潭411100)时间:2022-06-17来源:电子产品世界收藏

摘要:本文研究了P型(DDSCR)静电防护器件的影响。在低压工艺下制备了不带的低压(LVDDSCR)和带的低压(LVDDSCR_GR)器件,在高压工艺下制备了不带保护环的高压双向可控硅(HVDDSCR)和带保护环的高压双向可控硅(HVDDSCR_ GR)器件。利用B1505A功率器件分析仪测试并讨论了器件的电容特性,同时利用传输线脉冲(TLP)测试仪分析了它们的静电性能。结果表明,保护环的增加对器件静电防护能力无较大影响,但在1 MHz的频率下,LVDDSCR_GR的由LVDDSCR的1 135 fF增加到1 463 fF,HVDDSCR_GR的由HVDDSCR的 810 fF增加到1 740 fF,其根本原因是由于保护环引入了N型隔离环与P型外延层之间的寄生电容。

本文引用地址:http://www.eepw.com.cn/article/202206/435288.htm

关键词:双向可控硅;保护环;寄生电容;

*基金项目:湖南省教育厅优秀青年基金项目,项目编号:19B557;湖南省研究生科研创新项目,项目编号:QL20210141 

静电释放(electro-static discharge, ESD)是集成电路(IC)的主要可靠性问题之一 [1],因此 IC 片上需放置静电防护器件,其端口的常规静电防护网络如图 1 所示。静电防护器件的设计首先应满足 ESD 窗口要求, 此外,ESD 防护器件的寄生电容( CESD )应尽可能小,避免器件寄生电容过大影响被保护电路的工作速度 [2]。特别地,传送高频信号的 IC 端口对 ESD 器件电容更加敏感 [3]。常规静电防护器件有二极管、三极管、金属氧化物场效应晶体管和可控硅整流器件(silicon controlled rectifier, SCR),其中 SCR 拥有最佳的单位面积静电泄放能力,可为 IC 提供高水平的静电防护 [4]。为了保护信号电平高于和低于地的 IC 引脚,文献 [5][6] 提出了双向可控硅(dual-direction SCR,DDSCR)静电防护器件,以满足正向和反向 ESD 防护需求。在与内核电路集成时 DDSCR 器件外围需增加保护环,以实现器件与电路隔离,对于防止少数载流子迁移对电路造成的干扰和损坏至关重要,并且也是防止闩锁的常用方式 [7]。本文的主要工作是分析讨论保护环对 DDSCR 器件电容特性的影响,在高低压工艺下分别制备了带保护环和不带保护环的 DDSCR 器件,测试并分析了器件寄生电容差异的 根本原因。目前基本没有文献对 DDSCR 的电容模型开展研究,本文工作对于低容静电保护器件设计具有一定的指导意义。

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1 低压DDSCR器件结构

图 2 为常规低压 DDSCR 器件剖面图,器件内部不同掺杂类型层次之间的结电容以及它们的拓扑连接关系一并展示于图中。LVDDSCR 器件使用的层次有 N 注入 (ND)、P 注入(PD)、P 阱(SDPW)、N 阱(SDNW)、 深 N 阱(DNWELL)、P 外延层(P-EPI)和 N 型埋层 (NBL)。器件采用指状版图画法,为 216 μm×89 μm 和 232 μm×105 μm,使用 0.18-μm BCD 工艺制造。

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LVDDSCR 器件的等效电容包括 C1-C8,其中 ND 与 SDPW 之间形成的结电容为 C1 和 C4;器件中间用来隔离的复合层次 SDNW/DNWELL 与 P-EPI 之间形 成的结电容为 C2 和 C3;P-EPI 与 NBL 之间形成的结电容为 C5 和 C6;左右两侧的隔离 DNWELL 与 P-EPI 之间的结电容为 C7 和 C8。根据器件的剖面图分析,得到 LVDDSCR 器件的等效电容网络如图 3 所示,结电容 C1 和 C4 短路,不参与电容网络搭建。

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图 4 为 LVDDSCR_GR 器件剖面图,LVDDSCR_ GR 在 LVDDSCR 的外周增加了一圈 P 型保护环,该保护环由 P+ 注入以及包裹它的 P 阱(SDPW)构成。

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保护环的加入,使得器件增加了 DNWELL 与 P-EPI 之间的结电容 C9、C10,以及 P-EPI 与 NBL 间的结电容 C11,因此,器件 LVDDSCR_GR 的等效电容网络变为图 5 所示。与 Anode 连接的结电容没有变化,但是结电容 C9、C10、C11 的加入使得连接到 Cathode 的电容值增大,因而使得整个器件寄生电容增大。

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2 低压DDSCR器件测试与分析

传输线脉冲(TLP)测试系统可获得准静态的 I-V 特性曲线,是表征器件静电性能的重要手段之一。该测试系统提供的脉冲信号为 10 ns 上升时间和 100 ns 脉冲 宽度,可得到等效的 HBM 静电防护等级。LVDDSCR 和 LVDDSCR_GR 器件的 TLP 测试结果如图 6 所示,器件的关键静电性能参数列于表 1。

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Keysight 公司的 B1505A 功率器件分析仪可测试器件 C-V 特性。采用该设备测试获得的 LVDDSCR、LVDDSCR_GR 器件在 1 MHz 和 5 MHz 频率下的 C-V 特性曲线如图 7 所示。随着电压的增加,器件的寄生电容呈下降趋势,同一个器件在 5 MHz 频率下的电容值高于 1 MHz 频率下的电容值。器件 LVDDSCR 在增加了保护环后,在 1 MHz 的频率下测试发现, LVDDSCR 与 LVDDSCR_GR 器件的寄生电容有较大差别。在零偏压条件下,1 MHz 的频率下电容值由原来的 1 135 fF 增加到 1 463 fF,5 MHz 的 频率下电容值由原来的 1 237 fF 增加到 1 658 fF。

为了评定 ESD 器件的寄生电容和泄放静电能力,引入品质因子(feature of merit,FOM)来表征 ESD 器件的综合性能:

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通过计算得到在1 MHz下LVDDSCR与LVDDSCR_ GR 的正向 FOM 值分别为 15.6 和 15.5,反向 FOM 值分别为14.5和12.2,说明LVDDSCR器件综合能力最佳。

3 高压DDSCR器件结构 

高压工艺下双向可控硅带保护环和不带保护环的静电保护器件剖面图分别如图 8 和 9 所示。HVDDSCR 与 LVDDSCR 器件结构相似,但是由于工艺发生变化,额外增加了高压 N 阱(HVNWELL)层次,同时为了调节器件的触发电压,触发面增加了 NDT 层次,SDPW 与 SDNW 之间的距离也增加。两个高压器件的寄生电容网络与 LVDDSCR 和 LVDDSCR_GR 器件相同,已在剖面图上标识,因此不再单独作图。器件 HVDDSCR 和 HVDDSCR_GR 均为多指结构,采用指状版图画法,为 221 μm×95 μm 和 237 μm×111 μm,使用 0.18-μm BCD 工艺制造。

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4 高压DDSCR器件测试与分析

利用 TLP 系统测试得到 HVDDSCR 和 HVDDSCR_ GR 器件的 ESD 特性。在高压工艺下,由于 ESD 设计窗口的不同,器件的部分尺寸与层次进行了调整,因此器件的 ESD 特性相应发生了变化。

器件 HVDDSCR 和 HVDDSCR_GR 的触发电压都在 72 V 左右,HVDDSCR 的维持电压比 HVDDSCR_GR 的稍高一些,但都在 23 V 左右。器件 HVDDSCR 的正反 向失效电流分别为 2.23 A 和 4.51 A,器件 HVDDSCR_ GR 的正反向失效电流都在 3.5 A 以上,综合来看器件 HVDDSCR_GR 的鲁棒性更强。同样,高压器件版图布局也采用指状画法,亦存在正反向失效电流不对称现象。

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电容测试结果如图 11 所示,高压工艺下不带保护环的 DDSCR 器件等效电容在 1 000 fF 以下。在 1 MHz 频率下零偏压时 HVDDSCR 的寄生电容为 810 fF, HVDDSCR_GR 电容为 1 740 fF。 在 5 MHz 频率下 HVDDSCR_GR 的电容值由 HVDDSCR 的 922 fF 增加 到 1 922 fF。通过计算得到在 1 MHz 下 HVDDSCR 与 HVDDSCR_GR 的正向 FOM 值分别为 19.7 和 10.6,反向 FOM 值分别为 39.8 和 11.7,验证了 HVDDSCR_GR 器件的综合能力最佳,与低压工艺分析一致。

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5 结语

论文分别在高低压工艺下制备了带保护环和不带保护环的 DDSCR 器件,TLP 测试结果表明,P 型保护环对器件的触发点、维持点以及鲁棒性影响不大,并未带来较大变化,原因是 DDSCR 器件泄放电流的主要路径存在于器件内部,P 型保护环不会影响器件的泄放静电能力。而 C-V 测试结果发现,P 型保护环会引入新的结电容,使得 DDSCR 器件的寄生电容网络发生变化,从而增大 DDSCR 器件的寄生电容。

参考文献:

[1] VOLDMAN S H.ESD: RF technology and circuits[M].John Wiley & Sons.2008.

[2] Li J, et al.Capacitance investigation of diodes and SCRs for ESD protection of high frequency circuits in sub100nm bulk CMOS technologies[C]. 2007 29th Electrical Overstress/ Electrostatic Discharge Symposium (EOS/ ESD),2007(4A):2-7.

[3] CHUN J, MURMANN B.Analysis and measurement of signal distortion due to ESD protection circuits[J].IEEE Solid-State Circuits, 2006,41(10): 2354-2358.

[4] KIM M D, HSU K C. Overview of on-chip electrostatic discharge protection design with SCR-based devices in CMOS integrated circuits[J].IEEE Transactions on Device and Materials Reliability. 2005(5):235-249.

[5] WANG A Z,TSAY C H,SHAN Q W.A novel dualdirection IC ESD protection device[R]. Proceedings of the 1999 7th International Symposium on the Physical and Failure Analysis of Integrated Circuits(Cat.No.99TH8394).1999:151-155.

[6] WANG A Z H,TSAY C H.On a dual-polarity on-chip electrostatic discharge protection structure[J]. IEEE Transactions on Electron Devices, 2001,48(5):978-984.

[7] CHEN S L, CHIU Y H,JHOU Y H,et al.ESD-Reliability enhancement in a high-voltage 60 V square-type PLDMOS by the guard-ring engineering[C].2018 Asia-Pacific Microwave Conference(APMC).2018:785-787.

(注:本文转自《电子产品世界》杂志2022年6月期)



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