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芯片叠层型系统级封装设计优化方法

作者:陈靖 丁蕾 王立春时间:2018-03-29来源:电子产品世界
编者按:芯片叠层封装是一种三维封装技术,不但可以提高封装效率、产品集成度和器件运行速度,且可以将可编程逻辑门阵列器件与处理器、存储芯片、数模转换器件等一起封装,实现器件的多功能化和系统化。以航天小型化计算机为例,分析了芯片叠层型系统封装设计中存在的典型问题。结合可编程逻辑门阵列器件的I/O可定义和叠层封装结构特点,提出了一种基于氮化铝衬底材料的BCB/Cu薄膜多层转接板完成芯片间高密度互连和电磁屏蔽优化新方法,并完成小型化计算机系统级封装模块研制。

作者 / 陈靖 丁蕾 王立春 上海航天电子技术研究所(上海 201109)

本文引用地址:http://www.eepw.com.cn/article/201803/377630.htm

摘要封装是一种三维封装技术,不但可以提高封装效率、产品集成度和器件运行速度,且可以将可编程逻辑门阵列器件与处理器、存储芯片、数模转换器件等一起封装,实现器件的多功能化和系统化。以航天小型化为例,分析了型系统封装设计中存在的典型问题。结合可编程逻辑门阵列器件的I/O可定义和叠层封装结构特点,提出了一种基于氮化铝衬底材料的BCB/Cu薄膜多层完成芯片间高密度互连和电磁屏蔽优化新方法,并完成小型化模块研制。

*基金项目:“十二五”国防先进制造项目(编号:51318070109)

陈靖(1984-),男,硕士,研究方向:(SiP)技术和多芯片封装技术。

0 引言

  随着航天小型化向小型化、高性能、高可靠等方向发展,迫切要求对系统进行集成。一般来说,在产品外形尺寸相同的前提下,使产品具备更强大的功能,可借助于封装技术[1-2]。但是在进行封装设计时,典型的芯片叠层结构(金字塔型或悬梁式)并不一定都可以实现。对于标准外形尺寸或空间有限的航天电子产品而言,往往会导致其实际封装设计缺乏工艺可行性。文中以航天小型化计算机为对象,提出了一种基于高导热氮化铝(AlN)衬底材料的BCB/Cu薄膜多层完成芯片间高密度互连和电磁屏蔽优化新方法,与目前TSV(Through Silicon Vias)硅相比,采用TCV(Through Ceramic Vias)技术制备转接板,不仅能够实现2.5D微系统高可靠集成,而且具有陶瓷介电常数高、绝缘性好、热导率高,并且低成本、制造工艺简单等优势。

1 芯片叠层型互连主要问题

  国产小型化计算机SiP产品中主要有FPGA、 DSP、CPU、SRAM、FLASH、AD、DA等芯片,产品进行封装集成时,经常面临包括封装内逻辑关系复杂、互连密度过高和引线键合能力限制等因素导致了叠层封装难以实现或直接影响产品性能。

1.1 逻辑关系复杂

  相比储存类产品,航天计算机产品的对外接口多、功能多样,涉及多种类型的芯片进行封装集成,使得电路设计更为复杂。在实际封装设计时,需要根据芯片物理尺寸建立芯片叠层模型,这些芯片间的逻辑关系往往是比较复杂的。为了实现这些互连关系,一般需要将芯片的电极互连到基板上,然后在基板内进行多层布线,完成电气连接。而理想的封装设计目标是芯片与芯片之间进行直接互连(Die To Die),这样才能更大限度地减少信号传输的延迟和减少各种寄生参数[3~4]。而往往这种目标并不容易实现,芯片间直接互连会受到芯片的电极分布位置和功能定义的限制。

1.2 互连密度过高

  所用到的集成电路芯片规模和集成度成倍提高。例如,早期的FPGA规模只有几千门,近几年多家单位推出500万门以上FPGA,芯片电极(I/O)的间距随特征尺寸缩小而微缩。从集成电路250 nm节点的72 μm电极间距缩小至45 nm节点的48 μm电极间距,这些均对封装互连工艺和可靠性带来挑战。当FPGA与CPU或DSP芯片等超大规模集成电路进行叠层时,上下层的芯片均为细间距的电极分布,导致芯片在同方向上的引线键合密度过高。目前,细间距引线键合技术和金丝材料制造工艺日益成熟,使得封装内多层引线布线能力和互连密度大幅提高。但是过高的互连密度,易出现引线短路(特别在随机振动条件下),降低产品的可靠性。

1.3 引线键合能力限制

  传统的引线键合技术在小型化、三维封装发展趋势的推动下,出现了低弧度键合、叠层键合、引线上芯片键合、外悬芯片键合、双面键合等新技术[5-6]。但是,这些键合技术共同的难点是无法进行长距离的键合,即受到跨距的限制。在叠层方案设计中,往往出现底层芯片相对于上层芯片(如FLASH芯片)的外形尺寸差异过大,致使从上层芯片的电极键合到基板或下层芯片焊盘上的引线过长。引线跨距增大不仅会使引线拉力强度降低,还可能会产生引线摆动(Wire Sway)、塌陷(Wire Sagging)等缺陷。

1.4 三维混合芯片近场耦合

  航天小型化计算机属于数模混合信号系统,数字电路快速开关引起的瞬态开关噪声可通过封装基板或互连引线影响敏感电路正常工作,同时噪声源芯片和敏感芯片之间由于三维堆叠而造成近场空间耦合[7~8]。对于混合信号系统,特别是高灵敏度产品的系统集成,噪声源和敏感源距离比2D封装更近,封装体内部的近场耦合会严重影响信道的传输质量,引起高速集成电路信号失真、工作失效。除了混合系统封装,高速数字电路系统的速率越来越高,叠层芯片间的空间电磁耦合对数字路径高频分量影响也会越来越大,例如高速AD/DA芯片与FPGA芯片的叠层。

2 芯片叠层型系统级封装互连优化

  为解决芯片叠层中封装设计与实施难点,可从以下三方面进行封装互连方案的优化,典型的带多层转接板的芯片叠层优化结构如图1所示。

  1) 原理图-封装互连协同设计。利用FPGA芯片可编程I/O特点,优先考虑FPGA与其它功能芯片的互连位置(就近互连原则),封装设计完成后在原理图中进行逆向设计(反标);

  2) 采用(BCB)作为转接板高性能的高频介质材料具有更好的平坦化能力、更低的吸水率、更小的介电常数和介质损耗。转接板顶层导体形成RDL(Redistribution Layer)再分布层,完成转接板之上的芯片与其他芯片或基板互连,减小了芯片引线长度,降低了信号链路的寄生电感;

  3) 采用TCV陶瓷穿孔技术,将转接板中间层与底层导体互连,形成特殊电磁场带(Electromagnetic Band Gap, EBG)以及接地屏蔽结构,形成敏感芯片的电磁保护。

  优化后芯片叠层间的互连方案如图2(a)所示,由于FPGA的可编辑I/O未作具体定义,图中封装内的互连网络复杂程度大大降低。这种情况下,芯片与芯片之间的直接互连成为可能;转接板上使用BCB/Cu薄膜多层互连工艺。通过RDL层,不但可实现焊盘位置的再分布,大幅降低了封装内的引线互连密度和互连复杂程度,解决了引线互连跨距的限制,并可对敏感芯片形成电磁保护,从而提高封装效率和集成度。最终实现的叠层封装三维效果如图2(b)所示。

3 芯片叠层结构应力评估

  在芯片叠层封装设计中,芯片与转接板之间膨胀系数(CTE)存在差异,热一应力会造成芯片表面钝化层损伤,直接影响叠层结构的可靠性。同时,选择较高导热的材料会有助于叠层结构的导热性能。表1为220 ℃环境下得到典型芯片叠层的等效热应力和等效热形变仿真和测试结果。

  分析可知,随着转接板与芯片的膨胀系数差异增大,芯片层间的等效应力和等效形变随之增加。采用Akrometrix公司TherMoire设备的Shadow Morie法测量转接板变形情况,使用AlN材料作为转接板的等效热形变最大值为39 μm,等效热应力最大值为91.6 MPa,材料热性能与Si类似。选择接近Si材料性能的AlN衬底可以满足芯片叠层结构的热可靠性。

  根据芯片叠层系统级封装设计优化方法,研制的一款航天小型化计算机实物如下图4。该模块包括了CPU、DSP、FPGA、 SRAM×4、FLASH、AD和DA等多芯片器件,用于实现计算与控制一体化集成。最终的模块尺寸仅为40 mm×40 mm×9 mm,并通过GJB2438 H级的筛选考核要求。

4 结论

  本文结合FPGA芯片可编程I/O的功能和叠层封装结构的特点,提出了一种基于高导热氮化铝(AlN)衬底材料的BCB/Cu薄膜多层转接板完成芯片间高密度互连和电磁屏蔽优化新方法,并成功应用于某款航天小型化计算机研制中。该优化方法有效解决芯片叠层封装中引线互连密度过大、长距离引线键合、电极分布不规则、数模芯片的电磁屏蔽等问题,有效地提高了芯片叠层封装的可靠性。同时,该方法解决了目前系统级封装(SiP)中芯片往往并非根据封装而定制的不匹配问题,该方法不仅适用于FPGA芯片的叠层封装,对于其它超大规模集成电路芯片如ASIC、SoC等同样有参考意义。

  参考文献:

  [1]Rao R.Tummala, Madhavan Swaminathan, et al. Iintroduction to system-on-package(SOP) Miniaturization of the Entire System[M].McGraw-Hill Education, 2014,9-13.

  [2]哈珀.电子封装与互连手册[M].北京:电子工业出版社,2009.

  [3]CARSON F P, KIM Y C, YOON I S. 3D stacked package technology and trends [J].Proc of the IEEE, 2009, 97(1):31-38.

  [4]E. Beyne, "3D system integration technologies," in VLSI Technology, Systems, and Applications [J], 2006 International Symposium on, 2006, 1-9.

  [5]Leonard W. Schaper, 3D-SiP: the Latest Miniaturization Technology [J], IEEE, 2008.

  [6]GOH K S, ZHONG Z W. Investigation of ultrasonic vibrations of wire-bonding capillaries [J]. Microelec-tronics, 2006, 37(2): 107-113.

  [7]Package and Chip-Level EMI/EMC Structure Design, Modeling and Simulation. E. Diaz-Alvarez,J.P. Krusius[C]. 1999 Electronic Components and Technology Conference .1999.

  [8]Lap Wai Leung et al. Stacked multi-chip package with EMI shielding[P]. US 20080067656A1

  本文来源于《电子产品世界》2018年第4期第38页,欢迎您写论文时引用,并注明出处。



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