贯穿整个IC实现流程的集成化低功耗设计技术

设计工具

传统上，单点的功耗分析和优化工具被作为单独步骤添加到流程中。这些流程要么需要采用多个数据库，要么是将完全不同的数据模型组合进一个数据库中，不仅带来了数据转换问题，同时也使得数据管理工作变得相当烦琐、耗时且容易出错。

不止如此，更严重的问题还在于，单点工具在布局后修正缺陷的做法极难完成，特别是修正工作还必须手工进行时更是如此。且分析和修正工作必须不断重复进行，可能导致代价昂贵的项目延迟。如果分析工作是设计流程的其中一个组成部分，那么就能更早地发现问题，给出解决方案，也就能避免了修正工作。

为什么一款基于单一数据模型的集成化流程是必需的呢？DVFS设计就是一个很好例子。为确保系统在缩放时仍可正常运作，我们需要一种适用于多操作模式和环境的分析和优化的稳定集成。随着当今片上系统（SoC）尺寸达到了1亿个门极电路，这种分析和优化还必须有效的使用存储器和降低运行时间。当前行业标准的静态时序工具是在多模/多角分析日渐普遍使用前开发出来的。现在它们的效率越来越低，而且还需额外且昂贵的硬件和资源。为支持1亿门、低功耗系统的生产率需求，创新工作势在必行。

未来

低功耗设计需求随着其重要性的日益突显，正成为一项研究热点。

通过工艺技术的变化，静态功耗问题得到了一些解决。例如，人们正在开发可提供近零漏电流和更先进细粒度功率门控技术的高k（高介电常数）和金属栅半导体。

通过异步设计降低动态功耗的研究还在持续进行，可能不久我们就能看到回报了。其主要优势是去除了恒定开关同步时钟网络，从功率、面积和时序角度来看，这能带来很好效果。遗憾的是，高效并且健壮的自定时逻辑电路的自动生成仍未实现商业化。 目前应用仅仅局限于隔离的功能块（GALS），外围使用异步的方式，而内部依然使用同步电路。

总结

只有功耗分析工具全都与实现工具并行运行才是真正的低功耗实现环境，其中必须包括综合、布局布线、时钟树综合、提取、时序和信号完整性分析，且它们全都使用统一数据模型，可以同时访问分析结果。解决方案必须具有可缩放性，能应对有着更严格功率要求的更大型设计，这点至关重要。