基于Spartan-6的16路高速串行传输的设计与实现

摘要：高速串行传输的设计是FPGA设计的一个重要方面。在串行传输的设计中摒弃了采用FPGA内部逻辑资源实现从而限制了串并转换速度的传统设计方法，SelectIOTM接口技术给FPGA实现高速串行传输提供了良好的舞台，本文详细阐述了1：8 DDR模式下16路高速串行传输的实现，并通过了16路高速串行传输达到12．8Gbit／s传输速率的板级试验。
关键词：低电压差分信号；串并转换；现场可编程门阵列；串化器／解串器

0 引言
用现场可编程门阵列(FPGA)开发高速系统时常常需要实现高速串行传输，传统的做法是直接利用FPGA的内部逻辑资源来进行设计，但这样做往往使得传输的时钟的最高频率受FPGA内部资源利用率、布局布线等因素的影响，难以满足设计要求，并最终影响整个系统的性能。随着工艺技术的不断进步与市场需求的日益增加，超大规模、高速、低功耗的新型FPGA不断推出，给高速电路的设计带来了极大的方便。赛灵思(Xilinx)公司在其新的面向低端的partan-6系列产品中集成了输入串并转换器(ISEKDES)和输出并串转换器(OSERDES)，能够提供高速的I／O处理能力，不受FPGA内部资源的限制，不占用系统逻辑资源。
本文以两片XC6SLX150之间以16路高速数据通信为例，介绍了SERDES(串化器／解串器)的工作原理与具体应用。其中每片FPGA需要接收并发送高速的16路串行数据并在接收时将其转换为128位并行数据做其它处理，为了实现高速串行传输，同时又不占用芯片内部的逻辑资源，我们用Xilinx的SERDES源语方便、快速地实现了该设计。

1 Spartan-6简介
Xilinx目标设计平台的芯片基础融合了行业领先的工艺，可编程的逻辑技术和收发器功能以及用于高级存储支持的控制器，从而可以为成本敏感应用提供高性能的FPGA。高级功耗管理技术的创新，结合以更低的1．0V电源操作的核心选项，让新的Spartan-6 FPGA系列比前几代Spartan系列的功耗降低了65％。该公司的partan-6系列正是一款为满足低成本和低功耗设计要求而推出的系列产品。
运用第六代Spartan FPGA系列产品，系统开发人员可以在将系统成本减半，开发出功耗更低的“更环保”的产品的同时，达到新的功能要求。Spartan-6 FPGA支持汽车信息娱乐、平板显示器、多功能打印机、机顶盒、家庭网络、视频监控等应用，它能对低风险、低成本、高性能进行最优平衡。
Spartan-6 FPGA系列双寄存器、六输入的高效LUT逻辑结构采用了行业领先的Virtex架构，可以跨平台兼容和提高系统性能。由于增加了Virtex系列的系统级模块，其中包括DSP slice、高速收发器以及PCI Express端点模块，因此实现了比以往更大的系统级集成。Spartan-6 FPGA系列由两个领域优化的子系列组成，该系列所提供的功能组合，可以达到价格敏感的大批量应用的严苛要求：Spartan-6 LX FPGAs和Sp-artan-6 LXT FPGAs。
Spartan-6 LX FPGAs针对需要绝对最低成本的应用而优化。该平台器件支持高达147k逻辑密度、4．8Mb存储器、集成存储控制器、DSP slice以及易用的高性能硬IP，同时采用了创新的基于开放标准的配置。
Spartan-6 LXT FPGAs扩展了LX系列，可提供多达八个3．125Gb／s GTP收发器和一个集成的PCI Express模块，它们都采用了成熟的Vir-tex FPGA系列技术，可以为串行连接提供业界风险最低、成本最低的解决方案。
本文中采用Spartan-6 LX FPGAs中的XC6SLX150-EG(G)4．84进行板级验证测试。该芯片内的SelectIOTM接口技术(多电压、多标准Selec-tIO模块组)有如下性能：
·每个差分I／O具有最高1050 Mb／s的数据传输速率
·可选输出驱动，最高每针脚24mA
·3．3V到1．2V I／O标准和协议
·低成本HSTL和SSTL内存接口
·符合热插拔标准
·可调整I／O转换速率，改进信号完整性

2 SERDES的结构与工作原理
所有Spartan-6型号的器件的I／O Tile都包括两个IOBs、两个ILOGICs、两个OLOGICs和两个IODELAYs。其中ILOGICs和OLOGICs可以配置为输入SerDes(ISERDES)或者输出SerDes(OSERDES)模块或者其他I／O接口。如图1所示为Spartan-6 FPGA的I／O Tile。

每一款该型号的FPGA的输入／输出模块(IOB)包含一个4-bit输入SerDes和一个4-bit输出SerDes，两个相邻的SerDcs模块(主模块和从模块)级联在一起可以生成一个8bit IOB，这使得每一个IOB不论在SDR模式下或是在DDR模式下其数据的输入输出串并转换速率从2：1到8：1都成为可能。
2．1 ISERDES
每一款Spartan-6型号FPGA的IOB的输入SerDes都可以甩ISERDES2源语来实例化。
ISERDES2是Spartan-6内部集成的输入串并转换器源语，支持单倍数据速率(SDR)和双倍数据速率(DDR)两种模式。这两种模式均可以进行编程操作，在SDR模式下，可以实现1bit串行数据到生成2、3、4bit的并行数据的转换；在DDR模式下，可以实现1bit串行数据到5、6、7及8bit并行数据的转换。当生成数据的位宽大于6时，需要采用主从模式将两个相邻的ISER2DES2模块连接在一起。每一个ISERDES2还包括一个由设计者提供BITSL IP(比特偏移控制)操作的并行数据字对齐逻辑。SerDes的串并转换速率之比指的是用于捕捉数据的高速I／O时钟和用于处理并行数据的低速内部逻辑时钟之比，例如，一个500MHz的单端I／O 时钟接收500MHz的数据，ISERDES2的串并转换速率为4：1指的是FPGA采用125MHz时钟来处理接收的并行数据。