"); //-->
办法:
进入“Design Runs”窗口,右键单击显示‘synthesis out-of-date’
的选项并选择“Force Up to Date”,然后可以继续重新synthesis。
强制进行综合Up-to-Date时,你需要注意:
• 明确更改了哪个部分导致Out-of-Date
• 更改确实不会影响综合
————————————————
版权声明:本文为博主原创文章,遵循 CC 4.0 BY-SA 版权协议,
转载请附上原文出处链接和本声明。
原文链接:https://blog.csdn.net/qq_43797817/article/details/106658385
*博客内容为网友个人发布,仅代表博主个人观点,如有侵权请联系工作人员删除。
相关推荐
在Zynq上用MIG扩展内存(2)-Vivado篇
Xilinx Vivado HLS中Floating-Point(浮点)设计编码风格与技巧
How_To_Accelerate_OpenCV_Applications_using_Vivado_HLS
赛灵思高层次综合工具Vivado HSL加速FPGA设计【转载】
重磅升级,不止于快!米尔ZYNQ 7010/7020全面适配Vivado & PetaLinux 2024.2,精修实战痛点,前瞻布局CRA法案!
FPGA 101:用Vivado HLS为软件提速
Getting Started with Vivado High-Level Synthesis
如何配置并验证在Vivado使用各种测试信号的FFT IP核
Xilinx 开源TCL库正式发布
Board从入门到精通系列(七)
赛灵思自曝八大秘笈(1):十招加速Vivado IP Integrator设计
【中文讲解】Vivado UltraFast 设计方法
Vivado HLS中指针作为top函数参数的处理
十招加速Vivado IP Integrator设计
Vivado 驗證與Linux掛載方法問題
创建ZYNQ处理器设计和Logic Analyzer的使用
做了个无线的FPGA调试器!支持Vivado!
CORDIC IP教程:创建一个NCO的正弦余弦生成
揭开未扩展时钟的秘密
Board从入门到精通系列(六)
使用VIVADO对7系列FPGA的高效设计心得
赛灵思平台开发高级副总裁 Victor Peng 畅谈 Vivado
Xilinx 广泛部署动态重配置技术
站住!关注Zynq的攻城师!网上研讨会9-11开播
如何将C / C++ / OpenCL编译成硬件加速器
Vivado 赛灵思最新设计开发套件