专栏中心

EEPW首页 > 专栏 > vivado:synthesis out-of-date

vivado:synthesis out-of-date

发布人:电子禅石 时间:2024-03-17 来源:工程师 发布文章

原因:

已经执行了综合synthesis,但是因为有报错或者其他原因进行了相关文件修改,虽然综合已经完成,由于输入在综合之后被修改过所以过时了,在Vivado环境下,被称作“Out of Date”。

办法:


进入“Design Runs”窗口,右键单击显示‘synthesis out-of-date’

的选项并选择“Force Up to Date”,然后可以继续重新synthesis。




强制进行综合Up-to-Date时,你需要注意:

• 明确更改了哪个部分导致Out-of-Date

• 更改确实不会影响综合

————————————————

 版权声明:本文为博主原创文章,遵循 CC 4.0 BY-SA 版权协议,

转载请附上原文出处链接和本声明。

                        

原文链接:https://blog.csdn.net/qq_43797817/article/details/106658385


*博客内容为网友个人发布,仅代表博主个人观点,如有侵权请联系工作人员删除。

关键词: vivado

相关推荐

在Zynq上用MIG​扩展内存(2)-Vi​vado篇

资源下载 2013-09-16

Xilinx Vivado HLS中Floating-Point(浮点)设计编码风格与技巧

资源下载 2013-09-18

How_To_Accelerate_OpenCV_Applications_using_Vivado_HLS

资源下载 2013-09-11

重磅升级,不止于快!米尔ZYNQ 7010/7020全面适配Vivado & PetaLinux 2024.2,精修实战痛点,前瞻布局CRA法案!

FPGA 101:用Vivado HLS为软件提速

EDA/PCB 2016-10-18

Getting Started with Vivado High-Level Synthesis

视频 2012-11-01

Xilinx 开源TCL库正式发布

EDA/PCB 2016-10-18

Board从入门到精通系列(七)

嵌入式系统 2017-10-11

【中文讲解】Vivado UltraFast 设计方法

视频 2014-02-11

Vivado HLS中指针作为top函数参数的处理

资源下载 2013-09-11

十招加速Vivado IP Integrator设计

资源下载 2013-09-05

创建ZYNQ处理器设计和Logic Analyzer的使用

做了个无线的FPGA调试器!支持Vivado!

揭开未扩展时钟的秘密

Board从入门到精通系列(六)

嵌入式系统 2017-10-11

使用VIVADO对7系列FPGA的高效设计心得

赛灵思平台开发高级副总裁 Victor Peng 畅谈 Vivado

视频 2012-05-03

Xilinx 广泛部署动态重配置技术

嵌入式系统 2017-04-23
更多 培训课堂
更多 焦点
更多 视频

技术专区