笔记1.5 从逻辑设计到RTL设计转换的蛋疼

这一片笔记基本上都是在闲聊...但是尽是聊些什么呢？如题。

习惯了单片机编程的朋友，在初次接触RTL设计的时候一定非常的不习惯？就是有一种不协调的感觉。这个感觉困扰了我一段很长的时间（大约两三天吧），这是什么感觉，我又不清楚？在蛋疼的情况下，又回到读书的状态。

《Verilog HDL 综合和设计》 这本确实是一本好书，在第四章和第五章，漂亮的解决了我的困扰。在学习单片机的期间都是保持“逻辑设计” 的思维，而学习Verilog HDL一般上都是使用RTL的方法。 什么是RTL，初学者的我真的不怎么清楚，好像是利用寄存器。

就是以上的原因，造成我的不协调感。

《Verilog HDL 综合和设计》这本书是2007年的，对于入门者读起来确实有点吃力，但是只要焦距重点，这本书是很清晰而且内容很好。

在这里叙述关于网络上的一些解说。网上的网友常这样回复新手的提问，

“Verilog HDL和c语言差不多, 很容易上手”，话是如此，但是这是一个错的概念。我也因为这句话的关系，被混乱一段时间。

如果c语言和Verilog HDL一样，为什么还需要Verilog HDL语言？对于学习过Verilog HDL语言的朋友应该知道我要说什么，Verilog HDL可以看成比C语言更接近低层的语言，书中常说的“硬件描述语言”。

在学习单片机的时候，我们常常使用C语言对单片机的寄存器进行控制，相反的Verilog HDL语言是描述“这是一个怎样的寄存器，它如何工作” 。 在CPLD仿真中还有Testbench的存在，而testbench的角色就有点像c语言，就是利用脚本产生不同的激励（功能），然后测试利用Verilog HDL语言描述的寄存器。

所以说C语言和Verilog HDL 语言只有形式上是一样而已，实际上是两个不同世界的东西。而单片机和CPLD他们之间的关系可以这样说，单片机是建立在CPLD之上。

嗯，写了那么多，只是要重申以上的信息。希望这篇笔记可以帮助到你，望学习CPLD越学越有感觉。

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