TTL电路之74HC374的VHDL
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LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
ENTITY ttl374 IS
------输入/出端口描述；------
PORT(clock, oebar : IN std_logic; --时钟，数据输入；
data : IN std_logic_vector(7 DOWNTO 0);--8位并行数据输入；
qout : OUT std_logic_vector(7 DOWNTO 0));--8位并行数据输出；
END ENTITY ttl374;
----结构体描述------
ARCHITECTURE using_1164 OF ttl374 IS
--声明一个数组作为信号；
SIGNAL qint : std_logic_vector(7 DOWNTO 0);
BEGIN
qint <= data WHEN rising_edge(clock); --在时钟的上升沿把数据打入触发器；也就是说在上升沿给信号qin赋值；---
qout <= qint WHEN oebar = '0' ELSE "ZZZZZZZZ"; --three-state buffers--当OEBAR为低电平的时候，输出QINT的内容，当OEBAR不为低电平的时候，输出呈高阻态；
END ARCHITECTURE using_1164;
USE ieee.std_logic_1164.ALL;
ENTITY ttl374 IS
------输入/出端口描述；------
PORT(clock, oebar : IN std_logic; --时钟，数据输入；
data : IN std_logic_vector(7 DOWNTO 0);--8位并行数据输入；
qout : OUT std_logic_vector(7 DOWNTO 0));--8位并行数据输出；
END ENTITY ttl374;
----结构体描述------
ARCHITECTURE using_1164 OF ttl374 IS
--声明一个数组作为信号；
SIGNAL qint : std_logic_vector(7 DOWNTO 0);
BEGIN
qint <= data WHEN rising_edge(clock); --在时钟的上升沿把数据打入触发器；也就是说在上升沿给信号qin赋值；---
qout <= qint WHEN oebar = '0' ELSE "ZZZZZZZZ"; --three-state buffers--当OEBAR为低电平的时候，输出QINT的内容，当OEBAR不为低电平的时候，输出呈高阻态；
END ARCHITECTURE using_1164;
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