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Verilog HDL基础知识4之wire & reg
- 简单来说硬件描述语言有两种用途：1、仿真，2、综合。对于wire和reg，也要从这两个角度来考虑。\从仿真的角度来说，HDL语言面对的是编译器（如Modelsim等），相当于软件思路。 这时： wire对应于连续赋值，如assignreg对应于过程赋值，如always，initial\从综合的角度来说，HDL语言面对的是综合器（如DC等），要从电路的角度来考虑。 这时：1、wire型的变量综合出来一般是一根导线；2、reg变量在always块中有两种情况：(1)、always后的敏感表中是（a or b
- 关键字： FPGA verilog HDL wire reg
Verilog HDL基础知识3之抽象级别
- Verilog可以在三种抽象级别上进行描述：行为级模型、RTL级模型和门级模型。行为级（behavior level）模型的特点如下。1、它是比较高级的模型，主要用于testbench。2、它着重于系统行为和算法描述，不在于系统的电路实现。3、它不可以综合出门级模型。4、它的功能描述主要采用高级语言结构，如module、always、initial、fork/join/task、function、for、repeat、while、wait、event、if、case、@等。RTL级（register tr
- 关键字： FPGA verilog HDL 抽象级别
Verilog HDL基础知识2之运算符
- Verilog HDL 运算符介绍算术运算符首先我们介绍的是算术运算符，所谓算术逻辑运算符就是我们常说的加、减、乘、除等，这类运算符的抽象层级较高，从数字逻辑电路实现上来看，它们都是基于与、或、非等基础门逻辑组合实现的，如下。/是除法运算，在做整数除时向零方向舍去小数部分。%是取模运算，只可用于整数运算，而其他操作符既可用于整数运算，也可用于实数运算。例子：我们在生成时钟的时候，必须需选择合适的timescale和precision。当我们使用“PERIOD/2”计算延迟的时候，必须保证除法不会舍弃小数部
- 关键字： FPGA verilog HDL 运算符
Verilog HDL简介&基础知识1
- Verilog 是 Verilog HDL 的简称，Verilog HDL 是一种硬件描述语言（HDL：Hardware Description Language），硬件描述语言是电子系统硬件行为描述、结构描述、数据流描述的语言。利用这种语言，数字电路系统的设计可以从顶层到底层（从抽象到具体）逐层描述自己的设计思想，用一系列分层次的模块来表示极其复杂的数字系统。然后，利用电子设计自动化（EDA)工具，逐层进行仿真验证，再把其中需要变为实际电路的模块组合，经过自动综合工具转换到门级电路网表。接下去，再用专用
- 关键字： FPGA verilog HDL EDA
英特尔、三星和台积电演示3D堆叠晶体管，三大巨头现已能够制造互补场效应晶体管（CFET），摆脱摩尔定律的下一个目标。
- 在本周的IEEE国际电子器件大会上，台积电展示了他们对CFET（用于CMOS芯片的逻辑堆栈）的理解。 CFET是一种将CMOS逻辑所需的两种类型的晶体管堆叠在一起的结构。在本周的旧金山IEEE国际电子器件大会上，英特尔、三星和台积电展示了他们在晶体管下一次演变方面取得的进展。芯片公司正在从自2011年以来使用的FinFET器件结构过渡到纳米片或全围栅极晶体管。名称反映了晶体管的基本结构。在FinFET中，栅通过垂直硅鳍控制电流的流动。在纳米片器件中，该鳍被切割成一组带状物，每个带状物都被栅包围。 CFET
- 关键字： CFET IEEE 台积电，三星，英特尔
Altera MAX10: 3-8译码器
- 在这个实验里我们将学习如何用Verilog来实现组合逻辑。====硬件说明====组合逻辑电路是数字电路的重要部分，电路的输出只与输入的当前状态相关的逻辑电路，常见的有选择器、比较器、译码器、编码器、编码转换等等。在本实验里以最常见的3-8译码器为例说明如何用Verilog实现。3-8译码器的真值表如下：从前面的实验可以知道，当FPGA输出信号到LED为高电平时LED熄灭，反之LED变亮。同时我们可以以开关的信号模拟3-8译码器的输入，这样控制开关我们就能控制特定的LED变亮。====Verilog代码=
- 关键字： 组合逻辑 FPGA Lattice Diamond Verilog
Lattice MXO2: 3-8译码器
- 在这个实验里我们将学习如何用Verilog来实现组合逻辑。硬件说明组合逻辑电路是数字电路的重要部分，电路的输出只与输入的当前状态相关的逻辑电路，常见的有选择器、比较器、译码器、编码器、编码转换等等。在本实验里以最常见的3-8译码器为例说明如何用Verilog实现。3-8译码器的真值表如下：从前面的实验可以知道，当FPGA输出信号到LED为高电平时LED熄灭，反之LED变亮。同时我们可以以开关的信号模拟3-8译码器的输入，这样控制开关我们就能控制特定的LED变亮。Verilog代码// *****
- 关键字： 组合逻辑 FPGA Lattice Diamond Verilog
实验22 4位串行累加器
- 实验目的（1）熟悉和掌握FPGA开发流程和Lattice Diamond软件使用方法；（2）通过实验了解累加器的意义及原理方法（3）掌握使用Verilog HDL语言基于FPGA实现累加器的原理及实现方法实验任务设计一个4位串行累加器，电路原理框图如图所示，在开关K处设置串行输入数据，在CP端输入8个脉冲，将完成一次，两个四位串行数据的相加，结果存D-A中。实验原理根据上述电路框图，可以分割系统任务。累加器是一个具有特殊功能的二进制寄存器，可以存放计算产生的中间结果，省去了计算单元的读取操作，能加快计算单
- 关键字： 累加器 FPGA Lattice Diamond Verilog HDL
实验21：智力竞赛抢答器
- 实验目的（1）熟悉和掌握FPGA开发流程和Lattice Diamond软件使用方法；（2）通过实验理解和掌握抢答器原理；（3）学习用Verilog HDL描述方法描述抢答器。实验任务本实验的任务是设计一个智力竞赛抢答器，带复位和主持人控制功能。一共4组选手，用开关k1,k2,k3,k4表示主持人复位开始抢答，获得抢答的选手显示对应led，答题时间超过30秒报警每位选手初始分数5分（RESET复位），主持人控制加分减分按键，每次增加或减少1分（最多9分），答题选手分数显示在数码管实验原理根据抢答器的功能，
- 关键字： 抢答器 FPGA Lattice Diamond Verilog HDL
实验20：步进电机2
- 实验目的（1）熟悉和掌握FPGA开发流程和Lattice Diamond软件使用方法；（2）通过实验理解和掌握步进电机技术与实现方法；（3）学习用Verilog HDL行为描述方法描述步进电机。实验任务本实验的任务设计一个步进电机运行控制电路，A、B、C、D分别表示步进电机的四相绕组，步进电机按四相四拍的方式运行。如要求电机正传时，控制端T＝1，电机的四相绕组的通电顺序为AC—DA—BD—CB—AC……如要求电机反传时，控制端T＝0，电机的四相绕组的通电顺序为AC—CB—BD—DA—AC……。实验原理为了
- 关键字： 步进电机 FPGA Lattice Diamond Verilog HDL
实验19：步进电机1
- 实验目的（1）熟悉和掌握FPGA开发流程和Lattice Diamond软件使用方法；（2）通过实验理解和掌握步进电机的原理和设计方法；（3）学习用Verilog HDL描述一个步进电机电路。实验任务本实验的任务是设计控制四相绕组的步进电机电机正转、反转、停止的控制电路。要求如下：电机运转规律为：正转30s→停10s→反转30s→停10s→正转30s……实验原理步进电机是将电脉冲信号转变为角位移或线位移的开环控制元步进电机件。当电流流过定子绕组时，定子绕组产生一矢量磁场。该磁场会带动转子旋转一角度，使得转
- 关键字： 步进电机 FPGA Lattice Diamond Verilog HDL
实验18：秒表计数器
- 实验目的（1）熟悉和掌握FPGA开发流程和Lattice Diamond软件使用方法；（2）通过实验理解和掌握计数器原理；（3）掌握用Verilog HDL数据流和行为级描述寄存器单元的方法。实验任务设计简单秒表(60进制），并要求带启动、复位、暂停功能。实验原理如下所示，秒表（60进制）即显示从00到59循环跳转计数。并且通过开关设置，达到复位至00，任意时刻暂停和启动的功能。我们通过将开发板的12M晶振分频（参考分频程序）出1Hz的计时频率，实现秒钟的效果。将clk_1s的上升沿作为触发信号计时。通过
- 关键字： 秒表计数器 FPGA Lattice Diamond Verilog HDL
实验17：分频器
- 实验目的（1）熟悉和掌握FPGA开发流程和Lattice Diamond软件使用方法；（2）通过实验理解和掌握分频器原理；（3）学习用Verilog HDL行为级描述时序逻辑电路。实验任务设计一个任意整数分频器。实验原理时钟信号的处理是FPGA的特色之一，因此分频器也是FPGA设计中使用频率非常高的基本设计之一。一般在FPGA中都有集成的锁相环可以实现各种时钟的分频和倍频设计，但是通过语言设计进行时钟分频是最基本的训练，在对时钟要求不高的设计时也能节省锁相环资源。在本实验中我们将实现任意整数的分频器，分频
- 关键字： 分频器 FPGA Lattice Diamond Verilog HDL
实验16：扭环形计数器
- 实验目的（1）熟悉和掌握FPGA开发流程和Lattice Diamond软件使用方法；（2）通过实验理解和掌握扭环形计数器原理；（3）学习用Verilog HDL行为级描述时序逻辑电路。实验任务设计一个右移扭环形计数器。实验原理将移位寄存器的输出非q0连接到触发器q3的输入，这样就构成了一个扭环形计数器。初始化复位时，给q0一个初值0000，则在循环过程中依次为：000010001100111011110111001100010000。Verilog HDL建模描述用行为级描述右移扭环形计数器程序清单tw
- 关键字： 扭环形计数器 FPGA Lattice Diamond Verilog HDL
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