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实验18：秒表计数器

• 实验目的（1）熟悉和掌握FPGA开发流程和Lattice Diamond软件使用方法；（2）通过实验理解和掌握计数器原理；（3）掌握用Verilog HDL数据流和行为级描述寄存器单元的方法。实验任务设计简单秒表(60进制），并要求带启动、复位、暂停功能。实验原理如下所示，秒表（60进制）即显示从00到59循环跳转计数。并且通过开关设置，达到复位至00，任意时刻暂停和启动的功能。我们通过将开发板的12M晶振分频（参考分频程序）出1Hz的计时频率，实现秒钟的效果。将clk_1s的上升沿作为触发信号计时。通过
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