摘要:CCSDS图像数据压缩标准中采用9/7整形离散小波变换为核心算法,该算法结构简单,易于硬件设计实现。文中基于FPGA设计实现了9/7整数离散小波变换系统,设计中使用内部RAM存储方式,减小了对存储器的需求量,同
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FPGA 离散小 波变换 系统设计
电子产品世界,为电子工程师提供全面的电子产品信息和行业解决方案,是电子工程师的技术中心和交流中心,是电子产品的市场中心,EEPW 20年的品牌历史,是电子工程师的网络家园
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软件无线电 ASIC FPGA
Altera公司今天宣布,第二季度销售达到4.693亿美元,比2010年第一季度增长17%,比2009年第二季度增长68%。新产品销售持续增长36%。2010年第二季度净收入为1.806亿美元,每股摊薄后收益0.58美元,与之相比,2010年第一季度净收入为1.532亿美元,每股摊薄后收益0.50美元,2009年第二季度净收入达到0.474亿美元,每股摊薄后收益为0.16美元。
本年度到目前为止,运营现金流为3.786亿美元。Altera本季度末流动资金和短期投入达到21亿美元。
Alte
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Altera 28nm FPGA
现场可编程逻辑闸阵列芯片(FPGA)近年来加速取代特殊应用芯片(ASIC)市场,FPGA双雄赛灵思(Xilinx)与阿尔特拉(Altera)先后推出28纳米FPGA产品,可望加速FPGA取代ASIC市场,赛灵思亚太区营销及应用总监张宇清指出,28纳米FPGA可大幅提升效能,并降低功耗与价格,拓展以往FPGA无法取代的ASIC市场,加速FPGA 市场的成长力道。
张宇清指出,FPGA要取代ASIC市场有4大障碍,包括需要提高更大的容量、更高的系统效能、更低的功耗与更低的成本,过去在40纳米虽然已有
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FPGA ASIC 28纳米
FPGA与DSP信号处理系统的散热设计,引言 随着系统性能的不断提升,系统功耗也随之增大,如何对系统进行有效的散热,控制系统温度满足芯片的正常工作条件变成了一个十分棘手的问题。通常使用风冷技术对系统进行散热。采用风冷技术时要重点考虑散热
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散热 设计 理系 处理 DSP 信号 FPGA
摘要:突发模式误码测试仪与一般连续误码测试仪不同,其接收端在误码比对前要实现在十几位内,对具有相位跳变特点的信号进行时钟提取和数据恢复,并且在误码比对时须滤除前导码和定界符,仅对有效数据进行误码统计。
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FPGA 模式 误码测试仪 实现方案
介绍了应用现场可编程门阵列(FPGA)设计和实现通用异步收发器UART的方法。采用有限状态机模型形式化描述了UART的功能,在此基础上用硬件描述语言VHDL编程实现了UART,并使用QuartusⅡ软件中的嵌入式逻辑分析仪SignalTapⅡ对数据传输进行了检测,验证了设计的正确性。
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FPGA UART
摘要:为提高8B/10B编解码的工作速度和简化逻辑方法,提出一种基于FPGA的8B/10B编解码系统设计方案。与现有的8B/10B编解码方案相比,该方案是一种利用FPGA实现8B/lOB编解码的模块方法,接收模块在收到外部发送的
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FPGA 10B 编解码
基于WCDMA速率适配算法的FPGA设计,随着因特网爆炸性的增长以及各种无线业务需求的增加,传统的无线通信网已经越来越无法适应人们的需要。因此,以大容量、高数据率和承载多媒体业务为目的的第三代移动通信系统(IMT-2000)应运而生。码分多址(CDMA)由于
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FPGA 设计 算法 适配 WCDMA 速率 基于
Altera公司今天发布Stratix® V系列FPGA,适用于支持Micron技术公司的下一代低延时DRAM (RLDRAM® 3存储器)。Stratix V FPGA采用新的存储器体系结构,降低延时,高效实现FPGA业界最好的系统性能。Stratix V FPGA为网络设备生产商提供存储器接口解决方案,支持在互联网上迅速有效的传送视频、语音和数据。
Micron公司业务开发高级经理Bruce Franklin表示:“Micron的下一代RLDRAM 3存储器专门设
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Altera Stratix FPGA
摘要:提出了一种IRIG-B(DC)码产生电路的设计方法。采用Altera公司低功耗Cyclone FPGA系列中的EPlC6T144、8段数码管、晶体振荡器和MAX3232E等器件构成硬件电路、使用VHDL语言设计IRIG-B直流时间码的软件。为了设置和
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IRIG-B FPGA DC 产生电路
摘要:提出一种基于FPGA的PCI硬件加解密卡的设计方案,用硬件加解密取代了传统的软件加解密,将加解密模块和PCI接口模块集成在一个FPGA芯片内实现。分析了PCI加解密卡的软硬件的结构和原理,详细介绍了DESX加解密算法
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FPGA PCI 硬件 加解密
根据CMI码的特性,介绍了一种新的编程思路实现CMI编码,在Max+PlusⅡ开发平台上使用VHDL编程实现CMI编码,并得到仿真波形。实验结果表明,这种编程思路简单、清晰。在产生7位伪随机序列的前提下,分别对“O”,“1”进行编码。这种思路为其他码型设计提供了参考。
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CPLD FPGA CMI 编码
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