摘要
串行接口常用于芯片至芯片和电路板至电路板之间的数据传输。随着系统带宽不断增加至多吉比特范围，并行接口已经被高速串行链接，或SERDES (串化器/ 解串器)所取代。起初， SERDES 是独立的ASSP 或ASIC 器件。在过去几年中已经看到有内置SERDES 的FPGA 器件系列，但多见于高端FPGA芯片中，而且价格昂贵。
本方案是以CME最新的低功耗系列FPGA的HR03为平台，实现8/10b的SerDes接口，包括SERDES收发单元，通过完全数字化的方法实现SERDES的CD
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京微雅格 FPGA
记得在上几篇博客中，有几名网友提出要加进去错误分析这一部分，那我们就从今天这篇文章开始加进去我在消化这段代码的过程中遇到的迷惑，与大家分享。
今天要写的是一段基于FIFO的串口发送机设计，之前也写过串口发送的电路，这次写的与上次的有几分类似。这段代码也是我看过别人写过的之后，消化一下再根据自己的理解写出来的，下面是我写这段代码的全部流程和思路，希望对刚开始接触的朋友来说有一点点的帮助，也希望有经验的朋友给予宝贵的建议。
首先来解释一下FIFO的含义，FIFO就是First Input Fi
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FPGA FIFO
1. 超安全SmartFusion2® SoC FPGA和 IGLOO2® FPGA
美高森美的超安全SmartFusion2® SoC FPGA和 IGLOO2® FPGA器件，无论在器件、设计和系统层次上的安全特性都比其他领先FPGA制造商更先进。新的数据安全特性现已成为美高森美主流SmartFusion2 SoC FPGA和 IGLOO2 FPGA器件的一部分，可让开发人员充分利用器件本身所具有的同级别器件中的最低功耗,高可靠性和最佳安全技术，以期构建高度差
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美高森美 SmartFusion2 FPGA
对自己的设计的实现方式越了解，对自己的设计的时序要求越了解，对目标器件的资源分布和结构越了解，对EDA工具执行约束的效果越了解，那么对设计的时序约束目标就会越清晰，相应地，设计的时序收敛过程就会更可控。
下文总结了几种进行时序约束的方法。按照从易到难的顺序排列如下：
0.核心频率约束
这是最基本的，所以标号为0.
1.核心频率约束+时序例外约束
时序例外约束包括FalsePath、MulticyclePath、MaxDelay、MinDelay.但这还不是最完整的时序约束
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FPGA 时序约束
FPGA采用了逻辑单元阵列概念，内部包括可配置逻辑模块、输出输入模块和内部连线三个部分。每一块FPGA芯片都是由有限多个带有可编程连接的预定义源组成来实现一种可重构数字电路。
长久以来新型FPGA的功能和性能已经为它们赢得系统中的核心位置，成为许多产品的主要数据处理引擎。
鉴于FPGA在如此多应用中的重要地位，采取正式且注重方法的开发流程来处理FPGA设计比以往更加重要。该流程旨在避免开发周期后期因发现设计缺陷而不得不进行费时费钱的设计修改，而且该缺陷还可能对项目进度计划、成本和质量造成灾
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FPGA
按照基于Windows的语言(C、C++、C#)等编程语言的初学入门教程，第一个历程应该是“Hello World!”的例程。但由于硬件上的驱动难易程度，此例程将在在后续章程中推出。硬件工程师学习开发板的第一个例程：流水灯，一切美好的开始。
本章将会在设计代码的同时，讲解Quartus II 软件的使用，后续章节中只讲软件的思想，以及解决方案，不再做过多的累赘描述。
一、Step By Step 建立第一个工程
(1)建立第一个工程，File-New-New
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FPGA Quartus II
说到异步时钟域的信号处理，想必是一个FPGA设计中很关键的技术，也是令很多工程师对FPGA望而却步的原因。但是异步信号的处理真的有那么神秘吗?那么就让特权同学和你一起慢慢解开这些所谓的难点问题，不过请注意，今后的这些关于异步信号处理的文章里将会重点从工程实践的角度出发，以一些特权同学遇到过的典型案例的设计为依托，从代码的角度来剖析一些特权同学认为经典的跨时钟域信号处理的方式。这些文章都是即兴而写，可能不会做太多的分类或者归纳，也有一些特例，希望网友自己把握。
另外，关于异步时钟域的话题，推荐大家
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FPGA MCU
只有最初级的逻辑电路才使用单一的时钟。大多数与数据传输相关的应用都有与生俱来的挑战，即跨越多个时钟域的数据移动，例如磁盘控制器、CDROM/DVD 控制器、调制解调器、网卡以及网络处理器等。当信号从一个时钟域传送到另一个时钟域时，出现在新时钟域的信号是异步信号。
在现代 IC、ASIC 以及 FPGA 设计中，许多软件程序可以帮助工程师建立几百万门的电路，但这些程序都无法解决信号同步问题。设计者需要了解可靠的设计技巧，以减少电路在跨时钟域通信时的故障风险。
基础
从事多时钟设计的第一
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FPGA 异步信号 FIFO
相信学过单片机的同学对I2C总线都不陌生吧，今天我们来学习怎么用verilog语言来实现它，并在FPGA学习版上显示。
i2c总线在近年来微电子通信控制领域广泛采用的一种新型的总线标准，他是同步通信的一种特殊方式，具有接口少，控制简单，器件封装形式小，通信速率高等优点。在主从通信中，可以有多个i2c总线器件同时接到i2c总线上，所有与i2c兼容的器件都有标准的接口，通过地址来识别通信对象，使他们可以经由i2c总线互相直接通信。
i2c总线由两条线控制，一条时钟线SCL，一条数据线SDA，这
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FPGA i2c verilog
市场研究机构ICInsights最新报告称，中国IC设计企业在2014年全球前五十无晶圆厂IC供应商排行榜上占据9个席位。这9家厂商包括海思、展讯、大唐微、南瑞智芯、华大、中兴、瑞芯微、锐迪科、全志。而2009年只有1家企业入围，这表明中国无晶圆厂IC产业确实成长显著。
然而，上述9家入围企业中，有5家都聚焦于目前最热门的智能手机市场。当然，这些年智能手机终端产业确实增长迅速，也为中国IC设计提供了发展空间和机遇。但我国拥有的是全球最大的信息消费市场，每年进口集成电路产品超过2000亿美元，对I
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海思 展讯 FPGA
对自己的设计的实现方式越了解，对自己的设计的时序要求越了解，对目标器件的资源分布和结构越了解，对EDA工具执行约束的效果越了解，那么对设计的时序约束目标就会越清晰，相应地，设计的时序收敛过程就会更可控。
下文总结了几种进行时序约束的方法。按照从易到难的顺序排列如下：
0.核心频率约束
这是最基本的，所以标号为0.
1.核心频率约束+时序例外约束
时序例外约束包括FalsePath、MulticyclePath、MaxDelay、MinDelay.但这还不是最完整的时序约束
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FPGA 时序约束
以前在学单片机的时候，觉得串口通信其实很简单，只要一个指令数据就能轻易的接收或者发送。前几天试着用FPGA实现，发现里面的学问还不少，并没有想象的那么简单。当然代码肯定是参考别人的，不过我还是认真研究了整段代码的，下面的程序就是我在看懂了别人代码后自己敲的，花了也不少时间，理解的也差不多，下面我就在这里给那些和我一样的初学者介绍一下吧，解释的不对的地方还望各位大神指正，大家好一起学习~
1、顶层模块
写程序都一样，不能多有的程序都写在一个模块里，那样看起来很麻烦，出了错误也不好维护，对于一
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FPGA 状态机
一、关于HDL
1. HDL简介
HDL ： Hardware Discription Language 硬件描述语言，即描述FPGA/CPLD内部逻辑门的工作状态，来实现一定电路。
随着EDA技术的发展，使用硬件语言设计PLD/FPGA成为一种趋势。目前硬件描述语言有VHDL、Verilog、Superlog、System C、Cynlib C++、C Level等。 各种语言有各种优势，根据业界应用而定。
2. VHDL和Verilog区别
在业界，VHDL和Veri
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FPGA Verilog
刚开始玩CPLD/FPGA开发板的时候使用的一块基于EPM240T100的板子，alter的这块芯片虽说功耗小体积小，但是资源还是很小的，你写点稍微复杂的程序，如果不注意coding style，很容易就溢出了。当时做一个三位数的解码基本就让我苦死了，对coding style的重要性也算是有一个比较深刻的认识了。
后来因为一直在玩xilinx的spartan3 xc3s400，这块芯片资源相当丰富，甚至于我在它里面缓存了一帧640*480*3/8BYTE的数据都没有问题(VGA显示用)。而最近
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FPGA verilog RTL
学习FPGA其实也不算久，开始的时候参考别人的代码并不多，大多是自己写的，那时候做时序逻辑多一些。参加了中嵌的培训班，一个多月的时间在熟悉ISE软件的使用以及verilog语法方面下了苦功，也参考了不少书，算是为自己打下了比较好的基础。因为那时候培训的方向是软件无线电方面的，所以做了很多有关的模块程序，之前的日志里也发表了很多，关键是一个兴趣，感觉仿真后看到自己的一个个算法思想得到实现真有成就感。后来停了一段时间，因为实在没有比较有意思的活干了。
直到前段时间开始使用SP306的开发板，然后会参
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FPGA verilog
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