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目前，脉冲雷达的脉内信号分析一直是研究的热点和难点，如何能更快速，准确的对脉内载波频率测量成为研究人员关注的目标，与此同时高精度频率源在无线电领域应用越来越广泛，对频率测量设备有了更高的要求，因此研究新的测频方法对开发低成本、小体积且使用和携带方便的频率测量设备有着十分重要的意义。本文根据雷达发射机频率快速变化的特点，采用目前新型的逻辑控制器件研究新型频率测量模块，结合等精度内插测频原理，对整形放大后的脉冲直接计数，实现对下变频后单脉冲包络的载波快速测频。具有测量精度高，测量用时短的
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测频模块 时钟内插 时钟移相 PLL 脉内测频
- 软件无线电是一种无线电通信新的体系结构。在1992年5月美国电信系统会议上，JeoMitola首次提出了软件无线电概念，之后迅速引起了人们的关注，并开始对它进行广泛而深入的研究。具体地说，软件无线电是以可编程的DSP或CPU为中心，将模块化、标准化的硬件单元以总线方式连接起来，构成通用的基本硬件平台，并通过软件加载来实现各种无线通信功能的开放式的体系结构。它使得通信系统摆脱了面向设计思想，被认为是无线通信从模拟到数字、从固定到移动之后的又一次突破。
在软件无线电的研究过程中，调制解调技术是移动通
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无线电 信号发生器 DSP DDS
- 特瑞仕半导体株式会社开发了XC25BS8系列内置分频、倍频电路超小型PLL时钟发生器。
XC25BS8系列是能在低频输入8kHz、4095倍的范围内倍频工作的PLL时钟发生器IC。
输入端分频因子（M）可从1～2047的分频范围内进行选择；输出端分频因子（N）可从1～4095的分频范围内进行选择。输出频率在1MHz～100MHz的范围内，输入时钟为8kHz～36MHz的标准时钟。在内部可进行微调，在少量外置部件的条件下动作。从CE端子输入低电平信号，可停止整个芯片动作，抑制
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半导体 特瑞仕 时钟发生器 PLL
- 实时系统设计师和嵌入式软件开发工程师对独立的或者与嵌入式系统关联不大的设计、开发和调试工具与技术都非常熟悉。他们通常在设计阶段使用UML，在开发阶段使用IDE，在集成与调试阶段使用调试器和逻辑分析器(位于其它工具之中)。
过去相互连接的节点通常只有几个，且每个节点之间的功能划分非常明晰，但随着嵌入式系统之间互联的普遍化，如今常常是几十个甚至数百个节点都共同分担着一些逻辑应用功能。
事实上，随着实时系统与企业系统之间联系越来越紧密，这种分布式系统在操作系统和执行处理器方面的差异越来越显著。本
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嵌入式 软件测试 分布式系统开发 实时分布式系统开发 QoS DDS
- 全球领先的高能效电源半导体解决方案供应商安森美半导体(ON Semiconductor，美国纳斯达克上市代号：ONNN)扩充了高性能时钟和数据管理产品系列，推出九款基于锁相环(PLL)的新PureEdge™时钟模块，替代晶体振荡器(XO)。NBXxxxx系列非常适用于高速网络、电信和高端计算应用。
安森美半导体亚太区标准产品部市场营销副总裁麦满权说：“安森美半导体新的时钟模块标志着公司进入频率控制市场，以充分发挥我们公司在高性能、超低抖动时钟分配领域奠定的长期领先地位。这
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安森美半导体 PureEdge PLL
- 介绍AD9833 DDS芯片产生水声遥控信号的电路设计方案。由于采用DDS技术，使整个电路的软硬件结构十分简单。该芯片与NXP(恩智浦)公司的ARM7处理器LPC2148配合，开发的便携式水声遥控发射器已获得成功应用。
- 关键字：
水声遥控 信号合成 ARM处理器 DDS
- 跳频通信是扩频通信的一种主要形式。由于其具有抗干扰、抗截获的能力，并能做到频谱资源共享，在当前军事抗干扰通信系统中被广泛应用。跳频通信系统的一项重要参数是频率的跳变速度。它在很多程度上决定了跳频通信系统抗跟踪式干扰的能力，这一点在电子对抗中尤为重要。因此，快速跳频频率合成器的设计就成为跳频通信的关键之一。目前频率合成主有三种方法：直接模拟合成法、锁相环合成法和直接数字合成法。直接模拟合成法利用倍频、分频、混频及滤波，从单一或几个参数频率中产生多个所需的频率。该方法频率转换时间快(小于100ns)，但是
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中电科 AD9956 DDS
- 锁相环(PLL)广泛应用于无线通信，在基站中的主要用途是为发射器和接收器中的上变频和下变频电路提供一个稳定的、低噪声的射频(RF)本地振荡器(LO)。鉴于PLL本身的性能，它还可以用于控制其他许多电路中时钟信号的定时，而且在某些应用中，如果使用得当可以代替价格较贵的定时芯片。
大多数高速数字电路的设计工程师会在注重相位的应用中选择很贵的定时芯片，因为通常都是对限定频率范围(通常是适合SONET/SDH频率的线路速率)粗略地表征定时指标。相比之下，PLL器件通常覆盖了很宽的频率范围，而且在相位控制
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锁相环 PLL
- 在所有电子系统中，时钟相当于心脏，时钟的性能和稳定性直接决定着整个系统的性能。典型的系统时序时钟信号的产生和分配包含多种功能，如振荡器源、转换至标准逻辑电平的部件以及时钟分配网络。这些功能可以由元器件芯片组或高度集成的单封装来完成，如图1所示。
系统时钟源需要可靠、精确的时序参考，通常所用的就是晶体。本文将比较两种主要的时钟源——晶体振荡器(XO，简称晶振)模块和锁相环(PLL)合成器，并探讨高性能PLL的发展趋势。
图1：安森美半导体提供的
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时钟源 选择 PLL 发展
- 采用DDS内插PLL混频，即DDS输出与PLL反馈回路中的压控振荡器(VCO)输出混频，相当于用DDS取代多环频率台成器中的低(细)频率子环，电路结构简单，在频率转换速度、分辨率等方面性能优良，并且不存在DDS相噪与杂散恶化的问题。本文提出基于该思想的一种VHF段频率合成器设计。
- 关键字：
DDS，锁相频率合成器
- 采用DDS内插PLL混频，即DDS输出与PLL反馈回路中的压控振荡器(VCO)输出混频，相当于用DDS取代多环频率台成器中的低(细)频率子环，电路结构简单，在频率转换速度、分辨率等方面性能优良，并且不存在DDS相噪与杂散恶化的问题。本文提出基于该思想的一种VHF段频率合成器设计。
- 关键字：
DDS，锁相频率合成器
- 在所有电子系统中，时钟相当于心脏，时钟的性能和稳定性直接决定着整个系统的性能。典型的系统时序时钟信号的产 ...
- 关键字：
振荡 锁相环 PLL 同步 缓存 倍频 动态
- 1 引 言
现代频半合成源对频率精度、分辨率、转换时间和频谱纯度等指标提出了越来越高的要求。甚高频(VHF)频率合成器通常采用多锁相环路(PLL)结构，多环合成器将单环中的巨大分频比用多个环路来负担，同时各环，尤其足主环的鉴相频率大幅度提高，从而满足了鉴相频率高、分频比小和分辨率高等要求。但是由于多环组合的固有特性，尤其是分辨率每提高1个数量级，就要增加一级子环路，使得其频率转换速度低、线路复杂、可靠性差。
直接数字式频率合成技术(DDS)的频率分辨率高、频率转换速度快。DDS/PLL混合
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DDS 锁相频率 合成器 模拟IC
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