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Altera MAX10: 交通灯控制
- 简易交通灯：本节将向您介绍Verilog语法之中的精髓内容——状态机，并且将利用状态机实现十字路口的交通灯。====硬件说明与实现项目框图====上图为十字路口交通示意图分之路与主路，要求如下：交通灯主路上绿灯持续15s的时间，黄灯3s的时间，红灯10s的时间；交通灯支路上绿灯持续7s的时间， 黄灯持续3秒的时间，红灯18秒的时间；根据上述要求，状态机设计框架分析如下：S1:主路绿灯点亮，支路红灯点亮，持续15s的时间；S2:主路黄灯点亮，支路红灯点亮，持续3s的时间；S3:主路红灯点亮，支路绿灯点亮，持
- 关键字： 交通灯 状态机 FPGA Lattice Diamond 小脚丫
Lattice MXO2: 交通灯控制
- 简易交通灯：本节将向您介绍Verilog语法之中的精髓内容——状态机，并且将利用状态机实现十字路口的交通灯。硬件说明与实现项目框图上图为十字路口交通示意图分之路与主路，要求如下： * 交通灯主路上绿灯持续15s的时间，黄灯3s的时间，红灯10s的时间； * 交通灯支路上绿灯持续7s的时间， 黄灯持续3秒的时间，红灯18秒的时间；根据上述要求，状态机设计框架分析如下： * S1:主路绿灯点亮，支路红灯点亮，持续15s的时间； * S2:主路黄灯点亮，支路红灯点亮，持续3s的时间； * S3:主路红灯点亮，支
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Lattice MXO2: LED呼吸灯
- 呼吸灯：本节，我们将通过脉宽调制技术来实现“呼吸灯”，实现LED的亮度由最暗逐渐增加到最亮，再逐渐变暗的过程。 脉冲宽度调制(PWM:Pulse Width Modulation)，简称脉宽调制。它是利用微控制器的数字输出调制实现，是对模拟电路进行控制的一种非常有效的技术，广泛应用于测量、通信、功率控制与变换等众多领域。硬件说明呼吸灯的设计较为简单，我们使用12MHz的系统时钟作为高频信号做分频处理，调整占空比实现PWM，通过LED灯LD1指示输出状态。实现原理如上图所示，脉冲信号的周期为T，高电平脉冲宽
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Altera MAX10: 计时控制
- 计时控制在之前的实验中我们掌握了如何进行时钟分频、如何进行数码管显示与按键消抖的处理，那么在本节实验之中，我们将会实现一个篮球赛场上常见的24秒计时器。====硬件说明====在之前的实验中我们为读者详细介绍过小脚丫MXO2板卡上的按键、数码管、LED等硬件外设，在此不再赘述。本节将实现由数码管作为显示模块，按键作为控制信号的输入(包含复位信号和暂停信号)，Altera MAX10作为控制核心的篮球读秒系统，实现框图如下：====Verilog代码====// *****************
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Lattice MXO2: 计时控制
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Altera MAX10: 按键消抖
- 按键消抖在之前的实验中我们学习了如何用按键作为FPGA的输入控制，在本实验中将学习如何进行按键消抖，用按键完成更多的功能。====硬件说明====按键是一种常用的电子开关，电子设计中不可缺少的输入设备。当按下时使开关导通，松开时则开关断开，内部结构是靠金属弹片来实现通断。按键抖动的原理抖动的产生 ：通常的按键所用的开关为机械弹性开关，当机械触点断开、闭合时，由于机械触点的弹性作用，一个按键开关在闭合时不会马上稳定地接通，在断开时也不会一下子断开。因而在闭合及断开的瞬间均伴随有一连串的抖动，为了不产生这种现
- 关键字： 消抖 FPGA Lattice Diamond 小脚丫
Lattice MXO2: 按键消抖
- 按键消抖在之前的实验中我们学习了如何用按键作为FPGA的输入控制，在本实验中将学习如何进行按键消抖，用按键完成更多的功能。硬件说明按键是一种常用的电子开关，电子设计中不可缺少的输入设备。当按下时使开关导通，松开时则开关断开，内部结构是靠金属弹片来实现通断。按键抖动的原理抖动的产生 ：通常的按键所用的开关为机械弹性开关，当机械触点断开、闭合时，由于机械触点的弹性作用，一个按键开关在闭合时不会马上稳定地接通，在断开时也不会一下子断开。因而在闭合及断开的瞬间均伴随有一连串的抖动，为了不产生这种现象而作的措施就是
- 关键字： 消抖 FPGA Lattice Diamond 小脚丫
Altera MAX10: LED流水灯
- 在时钟分频实验中我们练习了如何处理时钟，接下来我们要学习如何利用时钟来完成时序逻辑。====硬件说明====流水灯实现是很常见的一个实验，虽然逻辑比较简单，但是里面也包含了实现时序逻辑的基本思想。要用FPGA实现流水灯有很多种方法，在这里我们会用两种不同的方法实现。1，模块化设计：在之前的实验中我们做了3-8译码器和时钟分频，如果把这两个结合起来，我们就能搭建一个自动操作的流水LED显示。框图如下：2，循环赋值：这是一种很简洁的实现流水灯效果逻辑，就是定义一个8位的变量，在每个时钟上升沿将最低位赋值给最高
- 关键字： 流水灯 FPGA Lattice Diamond 小脚丫
Lattice MXO2: LED流水灯
- 在时钟分频实验中我们练习了如何处理时钟，接下来我们要学习如何利用时钟来完成时序逻辑。硬件说明流水灯实现是很常见的一个实验，虽然逻辑比较简单，但是里面也包含了实现时序逻辑的基本思想。要用FPGA实现流水灯有很多种方法，在这里我们会用两种不同的方法实现。1，模块化设计：在之前的实验中我们做了3-8译码器和时钟分频，如果把这两个结合起来，我们就能搭建一个自动操作的流水LED显示。框图如下：2，循环赋值：这是一种很简洁的实现流水灯效果逻辑，就是定义一个8位的变量，在每个时钟上升沿将最低位赋值给最高位，其他位右移一
- 关键字： 流水灯 FPGA Lattice Diamond 小脚丫
Altera MAX10: 时钟分频
- 时钟分频在之前的实验中我们已经熟悉了小脚丫的各种外设，掌握了verilog的组合逻辑设计，接下来我们将学习时序逻辑的设计。====硬件说明====时钟信号的处理是FPGA的特色之一，因此分频器也是FPGA设计中使用频率非常高的基本设计之一。一般在FPGA中都有集成的锁相环可以实现各种时钟的分频和倍频设计，但是通过语言设计进行时钟分频是最基本的训练，在对时钟要求不高的设计时也能节省锁相环资源。在本实验中我们将实现任意整数的分频器，分频的时钟保持50%占空比。1，偶数分频：偶数倍分频相对简单，比较容易理解。通
- 关键字： 时序逻辑 时钟分频 FPGA Lattice Diamond 小脚丫
Lattice MXO2: 时钟分频
- 时钟分频在之前的实验中我们已经熟悉了小脚丫的各种外设，掌握了verilog的组合逻辑设计，接下来我们将学习时序逻辑的设计。硬件说明时钟信号的处理是FPGA的特色之一，因此分频器也是FPGA设计中使用频率非常高的基本设计之一。一般在FPGA中都有集成的锁相环可以实现各种时钟的分频和倍频设计，但是通过语言设计进行时钟分频是最基本的训练，在对时钟要求不高的设计时也能节省锁相环资源。在本实验中我们将实现任意整数的分频器，分频的时钟保持50%占空比。1，偶数分频：偶数倍分频相对简单，比较容易理解。通过计数器计数是完
- 关键字： 时序逻辑 时钟分频 FPGA Lattice Diamond 小脚丫
Altera MAX10: 2位7段数码管显示
- 数码管显示本实验将会让你熟悉小脚丫上最后一种有意思的外设七段数码管。====硬件说明====数码管是工程设计中使用很广的一种显示输出器件。一个7段数码管（如果包括右下的小点可以认为是8段）分别由a、b、c、d、e、f、g位段和表示小数点的dp位段组成。实际是由8个LED灯组成的，控制每个LED的点亮或熄灭实现数字显示。通常数码管分为共阳极数码管和共阴极数码管，结构如下图所示：图1 共阳极、共阴极数码管共阴8段数码管的信号端低电平有效，而共阳端接高电平有效。当共阳端接高电平时只要在各个位段上加上相应的低电平
- 关键字： 数码管 FPGA Lattice Diamond 小脚丫
Lattice MXO2: 2位7段数码管显示
- 数码管显示本实验将会让你熟悉小脚丫上最后一种有意思的外设七段数码管。硬件说明数码管是工程设计中使用很广的一种显示输出器件。一个7段数码管（如果包括右下的小点可以认为是8段）分别由a、b、c、d、e、f、g位段和表示小数点的dp位段组成。实际是由8个LED灯组成的，控制每个LED的点亮或熄灭实现数字显示。通常数码管分为共阳极数码管和共阴极数码管，结构如下图所示：图1 共阳极、共阴极数码管共阴8段数码管的信号端低电平有效，而共阳端接高电平有效。当共阳端接高电平时只要在各个位段上加上相应的低电平信号就可以使相应
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Altera MAX10: 3-8译码器
- 在这个实验里我们将学习如何用Verilog来实现组合逻辑。====硬件说明====组合逻辑电路是数字电路的重要部分，电路的输出只与输入的当前状态相关的逻辑电路，常见的有选择器、比较器、译码器、编码器、编码转换等等。在本实验里以最常见的3-8译码器为例说明如何用Verilog实现。3-8译码器的真值表如下：从前面的实验可以知道，当FPGA输出信号到LED为高电平时LED熄灭，反之LED变亮。同时我们可以以开关的信号模拟3-8译码器的输入，这样控制开关我们就能控制特定的LED变亮。====Verilog代码=
- 关键字： 组合逻辑 FPGA Lattice Diamond Verilog
Lattice MXO2: 3-8译码器
- 在这个实验里我们将学习如何用Verilog来实现组合逻辑。硬件说明组合逻辑电路是数字电路的重要部分，电路的输出只与输入的当前状态相关的逻辑电路，常见的有选择器、比较器、译码器、编码器、编码转换等等。在本实验里以最常见的3-8译码器为例说明如何用Verilog实现。3-8译码器的真值表如下：从前面的实验可以知道，当FPGA输出信号到LED为高电平时LED熄灭，反之LED变亮。同时我们可以以开关的信号模拟3-8译码器的输入，这样控制开关我们就能控制特定的LED变亮。Verilog代码// *****
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Altera MAX10: 点亮RGB三色灯
- 在这个实验里我们将学习控制小脚丫STEP-MAX10上的RGB三色LED的显示，基本的原理和点亮LED是相似的。====硬件说明====STEP-MXO2 V2开发板上面有两个三色LED，我们也可以用按键或者开关控制三色LED的显示。这是开发板上的2个三色LED，采用的是共阳极的设计，RGB三种信号分别连接到FPGA的引脚，作为FPGA输出信号控制。当FPGA输出低电平时LED变亮，当FPGA输出高电平时LED熄灭，当两种或者三种颜色变亮时会混合出不同颜色，一共能产生8种颜色。====Verilog代码=
- 关键字： 三色RGBLED FPGA Lattice Diamond 小脚丫
Lattice MXO2: 点亮RGB三色灯
- 在这个实验里我们将学习控制小脚丫STEP-MXO2上的RGB三色LED的显示，基本的原理和点亮LED是相似的。硬件说明STEP-MXO2 V2开发板上面有两个三色LED，我们也可以用按键或者开关控制三色LED的显示。这是开发板上的2个三色LED，采用的是共阳极的设计，RGB三种信号分别连接到FPGA的引脚，作为FPGA输出信号控制。当FPGA输出低电平时LED变亮，当FPGA输出高电平时LED熄灭，当两种或者三种颜色变亮时会混合出不同颜色，一共能产生8种颜色。Verilog代码// ******
- 关键字： 三色RGBLED FPGA Lattice Diamond 小脚丫
Altera MAX10: 点亮LED灯
- 恭喜你拿到我们的小脚丫开发板，在这个系列教程里你将更深入学习FPGA的设计同时更深入了解我们的小脚丫。如果你还没有开始使用小脚丫，也可以从这里一步一步开始你的可编程逻辑学习。请先准备好软硬件文档，因为FPGA的设计是和硬件息息相关，会经常用到这些文档。你还必须先安装好Quartus Prime设计工具，这是用小脚丫STEP-MAX10必须用到的。 硬件说明STEP-MAX10开发板虽然很小巧，上面也集成了不少外设，在本实验里我们就看看如何用FPGA控制简单外设，如何用按键或者开关控制LED的亮和
- 关键字： LED FPGA Lattice Diamond 小脚丫
Lattice MXO2: 点亮LED灯
- 恭喜你拿到我们的小脚丫开发板，在这个系列教程里你将更深入学习FPGA的设计同时更深入了解我们的小脚丫。如果你还没有开始使用小脚丫，也可以从这里一步一步开始你的可编程逻辑学习。请先到云盘准备好软硬件文档，因为FPGA的设计是和硬件息息相关，会经常用到这些文档。你还必须先安装好Diamond设计工具，这是用小脚丫STEP-MXO2必须用到的。1. 硬件说明STEP-MXO2 V2开发板虽然很小巧，上面也集成了不少外设，在本实验里我们就看看如何用FPGA控制简单外设，如何用按键或者开关控制LED的亮和灭。这是开
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实验22 4位串行累加器
- 实验目的（1）熟悉和掌握FPGA开发流程和Lattice Diamond软件使用方法；（2）通过实验了解累加器的意义及原理方法（3）掌握使用Verilog HDL语言基于FPGA实现累加器的原理及实现方法实验任务设计一个4位串行累加器，电路原理框图如图所示，在开关K处设置串行输入数据，在CP端输入8个脉冲，将完成一次，两个四位串行数据的相加，结果存D-A中。实验原理根据上述电路框图，可以分割系统任务。累加器是一个具有特殊功能的二进制寄存器，可以存放计算产生的中间结果，省去了计算单元的读取操作，能加快计算单
- 关键字： 累加器 FPGA Lattice Diamond Verilog HDL
实验21：智力竞赛抢答器
- 实验目的（1）熟悉和掌握FPGA开发流程和Lattice Diamond软件使用方法；（2）通过实验理解和掌握抢答器原理；（3）学习用Verilog HDL描述方法描述抢答器。实验任务本实验的任务是设计一个智力竞赛抢答器，带复位和主持人控制功能。一共4组选手，用开关k1,k2,k3,k4表示主持人复位开始抢答，获得抢答的选手显示对应led，答题时间超过30秒报警每位选手初始分数5分（RESET复位），主持人控制加分减分按键，每次增加或减少1分（最多9分），答题选手分数显示在数码管实验原理根据抢答器的功能，
- 关键字： 抢答器 FPGA Lattice Diamond Verilog HDL
实验20：步进电机2
- 实验目的（1）熟悉和掌握FPGA开发流程和Lattice Diamond软件使用方法；（2）通过实验理解和掌握步进电机技术与实现方法；（3）学习用Verilog HDL行为描述方法描述步进电机。实验任务本实验的任务设计一个步进电机运行控制电路，A、B、C、D分别表示步进电机的四相绕组，步进电机按四相四拍的方式运行。如要求电机正传时，控制端T＝1，电机的四相绕组的通电顺序为AC—DA—BD—CB—AC……如要求电机反传时，控制端T＝0，电机的四相绕组的通电顺序为AC—CB—BD—DA—AC……。实验原理为了
- 关键字： 步进电机 FPGA Lattice Diamond Verilog HDL
实验19：步进电机1
- 实验目的（1）熟悉和掌握FPGA开发流程和Lattice Diamond软件使用方法；（2）通过实验理解和掌握步进电机的原理和设计方法；（3）学习用Verilog HDL描述一个步进电机电路。实验任务本实验的任务是设计控制四相绕组的步进电机电机正转、反转、停止的控制电路。要求如下：电机运转规律为：正转30s→停10s→反转30s→停10s→正转30s……实验原理步进电机是将电脉冲信号转变为角位移或线位移的开环控制元步进电机件。当电流流过定子绕组时，定子绕组产生一矢量磁场。该磁场会带动转子旋转一角度，使得转
- 关键字： 步进电机 FPGA Lattice Diamond Verilog HDL
实验18：秒表计数器
- 实验目的（1）熟悉和掌握FPGA开发流程和Lattice Diamond软件使用方法；（2）通过实验理解和掌握计数器原理；（3）掌握用Verilog HDL数据流和行为级描述寄存器单元的方法。实验任务设计简单秒表(60进制），并要求带启动、复位、暂停功能。实验原理如下所示，秒表（60进制）即显示从00到59循环跳转计数。并且通过开关设置，达到复位至00，任意时刻暂停和启动的功能。我们通过将开发板的12M晶振分频（参考分频程序）出1Hz的计时频率，实现秒钟的效果。将clk_1s的上升沿作为触发信号计时。通过
- 关键字： 秒表计数器 FPGA Lattice Diamond Verilog HDL
实验17：分频器
- 实验目的（1）熟悉和掌握FPGA开发流程和Lattice Diamond软件使用方法；（2）通过实验理解和掌握分频器原理；（3）学习用Verilog HDL行为级描述时序逻辑电路。实验任务设计一个任意整数分频器。实验原理时钟信号的处理是FPGA的特色之一，因此分频器也是FPGA设计中使用频率非常高的基本设计之一。一般在FPGA中都有集成的锁相环可以实现各种时钟的分频和倍频设计，但是通过语言设计进行时钟分频是最基本的训练，在对时钟要求不高的设计时也能节省锁相环资源。在本实验中我们将实现任意整数的分频器，分频
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实验16：扭环形计数器
- 实验目的（1）熟悉和掌握FPGA开发流程和Lattice Diamond软件使用方法；（2）通过实验理解和掌握扭环形计数器原理；（3）学习用Verilog HDL行为级描述时序逻辑电路。实验任务设计一个右移扭环形计数器。实验原理将移位寄存器的输出非q0连接到触发器q3的输入，这样就构成了一个扭环形计数器。初始化复位时，给q0一个初值0000，则在循环过程中依次为：000010001100111011110111001100010000。Verilog HDL建模描述用行为级描述右移扭环形计数器程序清单tw
- 关键字： 扭环形计数器 FPGA Lattice Diamond Verilog HDL
实验15：环形计数器
- 实验目的（1）熟悉和掌握FPGA开发流程和Lattice Diamond软件使用方法；（2）通过实验理解和掌握环形计数器原理；（3）学习用Verilog HDL行为级描述时序逻辑电路。实验任务设计一个4位右循环一个1的环形计数器。实验原理将移位寄存器的输出q0连接到触发器q3的输入，并且在这4个触发器中只有一个输出为1，另外3个为0，这样就构成了一个环形计数器。初始化复位时，给q0一个置位信号，则唯一的1将在环形计数器中循环移位，每4个时钟同期输出一个高电平脉冲。Verilog HDL建模描述用行为级描述
- 关键字： 环形计数器 FPGA Lattice Diamond Verilog HDL
实验14：移位寄存器
- 实验目的（1）熟悉和掌握FPGA开发流程和Lattice Diamond软件使用方法；（2）通过实验理解和掌握移位寄存器原理；（3）学习用Verilog HDL行为级描述时序逻辑电路。实验任务本实验的任务是设计一个7位右移并行输入、串行输出的移位寄存器。实验原理如果将多个触发器级联就构成一个多位的移位寄存器，如下图所示，是以4位移位寄存器为例的逻辑电路图，其中的LD/SHIFT是一个置数/移位控制信号。当LD/SHIFT为1时，在CP作用下，从输入端A、B、C、D并行接收数据；当LD/SHIFT为0时，在
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实验13：JK触发器
- 实验目的（1）熟悉和掌握FPGA开发流程和Lattice Diamond软件使用方法；（2）通过实验理解和掌握JK触发器原理；（3）学习用Verilog HDL语言行为机描述方法描述JK触发器电路。实验任务本实验的任务是设计一个JK触发器实验原理带使能端RS锁存器的输入端R=S=1时，锁存器的次态不确定，这一因素限制了其应用。为了解决这个问题，根据双稳态元件两个输出端互补的特点，用Q和非Q反馈控制输入信号，并用J代替S,用K代替R,构成了J-K锁存器。Verilog HDL建模描述用行为级描述实现的带异步
- 关键字： JK触发器 FPGA Lattice Diamond Verilog HDL
实验12：边沿触发的D触发器
- 实验目的（1）熟悉和掌握FPGA开发流程和Lattice Diamond软件使用方法；（2）通过实验理解和掌握D触发器原理；（3）学习用Verilog HDL语言行为机描述方法描述D触发器电路。实验任务本实验的任务是描述一个带有边沿触发的同步D触发器电路，并通过STEP FPGA开发板的12MHz晶振作为触发器时钟信号clk，拨码开关的状态作为触发器输入信号d，触发器的输出信号q和~q，用来分别驱动开发板上的LED，在clk上升沿的驱动下，当拨码开关状态变化时LED状态发生相应变化。实验原理从D触发器的特
- 关键字： D触发器 FPGA Lattice Diamond Verilog HDL
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