莱迪思半导体公司今日发布了ispLEVER® Classic设计工具套件1.4版。ispLEVER Classic设计软件已经升级，添加了带有HDL Analyst功能集的Synopsys Synplify Pro，以及改进的ispMACH® 4000ZE CPLD Fitter，具有更好的功耗优化功能。
Synplify Pro HDL Analyst为设计师们提供了快速直观地实现高阶寄存器传输级(RTL)Verilog或VHDL的方法。设计师可以在图和源代码之间进行交叉查询，
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莱迪思 设计工具套件 ispLEVER
引言
随着JTAG标准IEEE1149.1的定型，及随后开始在集成电路Intel 80486中采用，边界扫描测试已被广泛应用于测试印刷电路板的连接，以及在集成电路内进行测试。边界扫描测试受到设计人员的欢迎，因为它能够在线测试，而无需昂贵的钉床在线测试设备。然而，在大的电路板上，边界扫描链路很长，电路板设计人员面临着多种挑战，诸如故障检测和隔离、测试时间、物理布线，同时还要管理偏移，电压转换和满足各种特殊需要。传统上使用ASSP来应对这些挑战，然而基于ASSP的解决方案更为昂贵，有固定的电平和一些
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莱迪思 PLD
莱迪思半导体公司今天宣布已经推出了针对MachXO™和ispMACH® 4000ZE PLD而优化的超过90个参考设计。参考设计能够帮助设计人员快速和高效地进行设计，并能有效使用这些常用功能，诸如通用I/O扩展、I2C总线主/从、LCD控制器、SD闪存控制器，以及其他接口，这些功能广泛地用于各种市场，包括消费、通讯、计算机，工业和医疗等。这些参考设计与完整的文档和设计源代码结合在一起完全可以适应客户的需求，使设计人员缩短设计时间，提高工作效率并加快产品的上市。
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莱迪思 参考设计 PLD
莱迪思半导体公司今日宣布Nu Horizons Electronics Corp. 即日起将在全球范围内代理莱迪思的全部产品。Nu Horizons目前在整个亚太地区代理莱迪思产品。
Nu Horizons全球代理部总裁Kent Smith 表示：“Nu Horizons Electronics 非常高兴能与莱迪思一起拓展全球业务。莱迪思是全球领先的FPGA、PLD、可编程时钟和电源管理器件、软件设计工具和IP核供应商之一，并且我们的全球销售和工程师团队对于可编程逻辑技术非常了解。莱
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莱迪思 FPGA PLD 可编程时钟 电源管理器件
莱迪思半导体公司今日发布ispClock 5400D 可编程时钟器件的评估板，价格为169美元。这款新的评估板是适用于ispClock5400D差分时钟分配器件的评估和设计的易于使用的开发平台。该款评估板还可以用于查看5400D器件的性能和在系统编程，或者用作LatticeECP3™ FPGA串行协议或视频协议评估板的副板或时钟源。
通常，只有带有LVDS或LVPECL接口的价格昂贵的振荡器才可用作FPGA SERDES接口应用的参考时钟源。而现在ispClock5400D器件提供超
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莱迪思 开发平台 LatticeECP3
进行硬件设计的功能调试时，FPGA的再编程能力是关键的优点。CPLD和FPGA早期使用时，如果发现设计不能正常工作，工程师就使用“调试钩”的方法。先将要观察的FPGA内部信号引到引脚，然后用外部的逻辑分析仪捕获数据。然而当设计的复杂程度增加时，这个方法就不再适合了，其中有几个原因。第一是由于FPGA的功能增加了，而器件的引脚数目却缓慢地增长。因此，可用逻辑对I/O的比率减小了，参见图1。此外，设计很复杂时，通常完成设计后只有几个空余的引脚，或者根本就没有空余的引脚能用于调试。
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莱迪思 FPGA 逻辑分析仪
你接到要求用FPGA实现FIR滤波器的任务时，也许会想起在学校里所学的FIR基础知识，但是下一步该做什么呢?哪些参数是重要的?做这个设计的最佳方法是什么?还有这个设计应该怎样在FPGA中实现?现在有大量的低成本IP核和工具来帮助你进行设计，因为FIR是用FPGA实现的最普通的功能。
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莱迪思 FPGA FIR滤波器
操作系统能够提高可移植性，并提供多种经过测试的抽象层，服务层和应用模块层以供选择，从而加快产品上市时间并减少应用程序出错的可能性。然而，选择一个嵌入式操作系统( OS )从来就不是一个简单的过程，因为集成嵌入式软件的方式选择余地很大，你可以完全都由自己来编写，或通过商业定制专门实时操作系统，也可以直接购买通用操作系统不作任何修改，现成的通用操作系统。FPGA性能的提高和软处理器核的出现，直接导致了可编程逻辑SoC解决方案的产生，随着这一变化，关于选择标准，设计方案以及折中考虑等传统经验也需要与时俱进以
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莱迪思 FPGA 操作系统
--第二代 EConomy Plus器件降低了50%的价格并达到双倍的密度 -- 莱迪思半导体公司近日公布了其第二代EConomy Plus 现场可编程门阵列 (FPGA)器件，LatticeECP2系列。用了富士通90纳米CMOS工艺和300毫米硅片，在大批量的情况下，此系列使得FPGA价格降到每1000查找表（LUT）低于0.50美元。与130纳米 LatticeECP FPGA相比，新的系
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LatticeECP2 莱迪思 市场
－通力合作打造出难以超越的FPGA产品系列－ 莱迪思半导体公司近日宣布推出其新一代的90纳米FPGA，包含两个全新的FPGA器件系列。LatticeSC™ 系统芯片FPGA的设计宗旨是提供业界最佳的整体性能，而LatticeECP2™ FPGA则将业界成本最低的FPGA结构和高端的FPGA功能集于一身。这两个器件系列都采用了富士通公司经过优化的工艺，既满足了高容量FPGA对成本效率的要求，又能够提供拥有数百万门的系统级FPGA所需的千兆赫性能。这两个器件系列将在
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LatticeECP2 LatticeSC 富士通 莱迪思
- LatticeSC FPGA 将高速I/O、SERDES、结构化的ASIC模块 和高性能的FPGA结构集成在单个器件上 - 莱迪思半导体公司近日发布了其LatticeSCTM系统芯片FPGA系列。该系列在高速应用中有着无以伦比的性能和连通性。LatticeSC FPGA采用富士通的90纳米CMOS工艺技术并用300毫米硅片制造，能够加速芯片至芯片、芯片至存储器、高速串行
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FPGA系列 LatticeSC 莱迪思
时钟网络管理问题提高同步设计的整体性能的关键是提高时钟网络的频率。然而，诸如时序裕量、信号完整性、相关时钟边沿的同步等因素极大地增加了时钟网络设计的复杂度。传统上，时钟网络的设计采用了简单的元件，诸如扇出缓冲器、时钟发生器、延时线、零延时缓冲器和频率合成器。由于PCB走线长度不等而引起的时序误差，采用蜿蜒走线设计的走线长度匹配方法来处理。走线阻抗与输出驱动阻抗的不匹配经常通过反复试验选择串联电阻来消除。多种信号的标准使得时钟边沿的同步更加复杂。至今，这三种挑战会经常遇到，并且鲜有理想的解决方案。以下描述了
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莱迪思
可编程逻辑器件融合CPLD+FPGA最佳特性 Lattice(莱迪思)半导体公司近日推出了新的MachXO可编程逻辑器件系列产品，Lattice称，这种新一代的跨越式可编程逻辑器件支持传统上由高密度的CPLD或者低容量的FPGA所实现的应用。 据Lattice现场应用支持副总裁Jock Tomlinson介绍，MachXO逻辑器件建立在低成本的130nm嵌入式Flash处理工艺上。它能够在单芯片中瞬时工作，这种特性对于许多CPLD应用来说是十分重要的。3.5ns的管脚至管脚的延时使得器件能够满足当代系统
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Lattice(莱迪思)半导体公司
莱迪思半导体公司（NASDAQ:LSCC）今天宣布推出其革命性的ispCLOCKTM在系统可编程时钟发生器器件新系列。ispClock5500系列中的第一批器件：10输出的ispClock5510 和 20 输出的 ispClock5520将一个高性能的时钟发生器和一个灵活的通用扇出缓冲器合成在一起。采用了一个高性能的锁相环以及时钟乘除工具，该片上的时钟发生器可以提供多达5个频率范围从10MHz到320MHz的时钟。无论是单端还是差分信号模式，通用扇出缓冲器都可以驱动多达20个时钟网络，并且每一个输出都是
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莱迪思
世界上最大的在系统可编程器件供应商－莱迪思半导体公司（纳斯达克代号：LSCC）宣布推出其创新的PowerPAC™器件。这是业界第一片混合信号可编程逻辑器件（PLD），它内含在系统可编程的模拟和逻辑组块，能提供经过优化的电源管理功能，这一功能对如今的多电源电子系统是至关重要的。该器件集成了可编程逻辑、电压比较器、参考电压及高电压的场效应管驱动器，支持单芯片可编程供电定序与监控，为总值达到120亿美元的电源半导体市场奉献了独特的可编程控制方案。虽然，微处理器、DSP、FPGA和专用集成电路（ASI
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莱迪思 模拟IC 电源
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