时域反射仪的硬件设计与实现----关键电路设计(一)

3.1.2.1脉冲延时原理

FPGA内部的PLL资源具有时钟信号的相位偏移的功能，假如PLL的输入为250M的时钟信号，通过180度的相移后，输出时钟信号被反相，相当于将时钟信号向前或向后移动了2ns，如果脉冲信号的上升沿和PLL的输入时钟信号的相对位置不变，则分别利用变换前后的时钟信号作为采样时钟，采样率即被等效成了500MSPS.同理如果通过步进为72度的相移后，可以达到1.25G的等效采样率。

其它几种情况也可以推算出来。实际上，FPGA内部的锁相环资源很有限，只有两个PLL，并且PLL控制器内部时钟相位移位是一次设定成功的，即具有一次性的功能如果要修改，就必须从新编译、下载，因此不能通过PLL来实现延时的控制。经过多次实验和论证，采用了一种类似游标卡尺的方法实现了步进延时的作用。

游标卡尺是由毫米分度值的主尺和一段能滑动的游标副尺构成，它能够把mm位下一位的估读数较准确地读出来，因而具有非常高的测量准确度，目前其读数准确度有0.1mm、0.05mm和0.02mm三种。以0.02mm的测量准确度为例，游标副尺上有50个分格，它和主尺上的49个分格的总长度相等，一般主尺上每一分格的长度为1mm，游标上每一个分格的长度为0.98mm，则有50*0.98=49，主尺上每一分格与游标上每一分格的差值为1/50(mm)。当游标尺的零刻线与主尺上的零刻线对齐时，此时只有游标尺上的第50条刻线与主尺上的第49条对齐，其它均不对齐。主尺和游标尺上对应的一等份差值(0.02mm)，是游标卡尺的最小读数，即游标卡尺的分度值叫精确度，它体现了测量的准确程度，游标卡尺正是利用主尺和游标尺上每一小格之差，来达到提高精确度的目的，这种方法叫示差法。

游标卡尺上的刻度都是等间隔的刻度，与数字信号里面的时钟信号非常相似，可以把两个周期时钟信号当作游标卡尺的刻度来使用。由于在时域反射测量模式下，最大等效采样为5GSPS，即最小步进为0.2ns，因此将0.2ns定义为这两个时钟信号的周期差。如果以250M的时钟信号作为主尺刻度，则游标时钟信号的周期为4ns﹣0.2ns=3.8ns，对应大约263M的时钟信号。这样每隔20个4ns的周期就会对应大约21个3.8ns的周期信号。由于263M的时钟信号必须通过PLL来实现，而PLL又要实现250M的信号，且263M的时钟信号通过单个PLL的内部锁相功能基本无法实现，且在FPGA内部运行250M以上的信号，计数上容易产生错误。

经过多次实验，将50M的时钟信号作为主尺，则游标的周期为19.8ns，对应了约为50.5M的时钟信号，用这两个时钟信号做比较非常合适。因为50M的时钟信号和250M的时钟信号成倍数关系，所以50M的时钟信号的前沿相对于25OM的时钟信号基本上是不变的。如果做与50M的时钟信号的相对延时，实际上也就是与250M时钟信号的相对延时。

3.1.2.2脉冲延时实现

为了实现最小0.2ns的时间延时，理论上应该将采样点相后移动0.2ns的间隔，前面已经讨论过该方法基本行不通。我们知道，移位是相对的，即被采样信号位置不变，而将采样时钟向后移动，与将被采样信号向前移动，而采样时钟保持不变，这两种方法在结果上都是一样的。50M的时钟信号和50.5M的时钟信号。两者周期相差0.2ns左右，由于50M的周期为20ns，即有20ns*99=19.8ns*100，表示这两个时钟信号每隔1.980us上升沿对齐一次，对齐之后，每经过一个小的时钟以后，50.5M的时钟信号上升沿比对应的50M的时钟信号上升沿向前移动0.2ns，依此类推，经过N个时钟以后，50.5M的时钟信号上升沿比对应50M的时钟信号上升沿向前移动0.2ns*N的距离。如图4一4所示。

从图4.4可以看出，如果将50M的时钟信号作为采样时钟，将50.5M的时钟信号作为被采样信号，由于被采样信号的重复性，将依次采集到的点数做顺序拼合，则相当于对被采样信号进行间隔为0.2ns的采样。