一种SoC芯片在Magma Talus下的物理实现

第三章 布局规划

该设计采用flatten的方式进行布局规划，使用2P/6M EE工艺，包含Hard Macros 94个，共占面积50.3mm2。其中有13种81个由memory compiler生成的memory、7个定制模拟/数模混合模块、2个PLL以及其它IP模块。为两个同为1.8v相互隔离的电压域创建两个floorplan，并使用polygon相关的命令为primary flloorplan创建多边形形状。另外，以data create cluster region命令将PMC模块中除PLL部分外的其他逻辑以region的形式固定到布局的中央位置。

在IO布局上，除了由memory compiler生成的memory IP不需单独供电，其余宏模块均需单独供电，其中为RTC供电定制的电源切换模块所需的电源PAD的隔离还更加复杂。

由于需要单独供电的模拟/数模混合模块较多，电源域较多，在布局规划阶段就确定了各模拟/数模混合模块在芯片中的大致位置及其供电pad在pad环上的顺序。

7个定制的模拟/数模混合模块及2个PLL均位于pad环和电源环之间；位于内部的存储器模块和CPU core由于数量众多，其位置的摆放首先考虑的是固定几个尺寸较大的IP模块的位置，并使用force plan clearance添加blockage；然后使用Magma Talus Vortex中的run place cluster命令来自动摆放余下较小存储器，确定初步的布局规划，而后微调各存储器的相对位置，做到规则规整，控制各个存储器模块之间的布线通道的布局利用率，在较窄的地方不允许任何标准单元摆放，在一些较宽的布线通道我们设置了50%-100%不等的blockage利用率。最后的布局规划如图5所示：

图5 布局规划