基于VerilogHDL的FIR数字滤波器设计与仿真 作者： 时间：2014-01-04 来源：网络 加入技术交流群 扫码加入和技术大咖面对面交流海量资料库查询 收藏 <a href='https://ad.eepw.com.cn/www/delivery/ck.php?n=a635e61e&cb=INSERT_RANDOM_NUMBER_HERE' target='_blank'><img src='https://ad.eepw.com.cn/www/delivery/avw.php?zoneid=88&cb=INSERT_RANDOM_NUMBER_HERE&n=a635e61e' border='0' alt='' /></a> <a href='https://ad.eepw.com.cn/www/delivery/ck.php?n=a576c0a2&cb=INSERT_RANDOM_NUMBER_HERE' target='_blank'><img src='https://ad.eepw.com.cn/www/delivery/avw.php?zoneid=87&cb=INSERT_RANDOM_NUMBER_HERE&n=a576c0a2' border='0' alt='' /></a> 在该设计中有八个抽头，各抽头有18位输入和滤波器系数。由于一个DSP块可以支持4个18位输入的分支，所以设计需要2个DSP块。输入数据串行加载到DSP块中，DSP内部的移入/移出寄存器链用于产生延迟。滤波器系数从TriMatrix? 的ROM存储器中加载。 上一页 1 2 3 下一页
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